FPGA知识点---任意分频电路设计

学习之前，先理解一下什么叫占空比？
占空比：对于一串理想的脉冲序列中（如方波），正脉冲的持续时间与脉冲中周期的比值，叫做这个方波的占空比。

偶数倍分频

偶数倍分频应该是大家比较熟悉的分频，也是最简单的分频计数器，完全可以通过计数器直接实现的。例如进行N倍数偶数分频，那么可以通过待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出的时钟进行翻转，并且将计数器复位，是的下一个时钟从零开始计数。以此循环，即可实现任意偶数倍分频

奇数倍分频

奇数倍分频常常在论坛上有人问起,实际上,奇数倍分频有两种实现方法：
首先,完全可以通过计数器来实现,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。如果要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。
归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
另外一种方法：对进行奇数倍n分频时钟,首先进行n/2分频（带小数,即等于(n-1)/2+0.5）,然后再进行二分频得到。得到占空比为50%的奇数倍分频。

小数分频

首先讲讲如何进行n+0.5分频,这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频,首先进行模n的计数,在计数到 n-1时,输出时钟赋为‘1’,回到计数0时,又赋为0,因此,可以知道,当计数值为n-1时,输出时钟才为1,因此,只要保持计数值n-1为半个输入时钟周期,即实现了n+0.5分频时钟,因此保持n-1为半个时钟周期即是一个难点。从中可以发现,因为计数器是通过时钟上升沿计数,因此可以在计数为n- 1时对计数触发时钟进行翻转,那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿,则计数值n-1只保持了半个时钟周期,由于时钟翻转下降沿变成上升沿,因此计数值变为0。因此,每产生一个n+0.5分频时钟的周期,触发时钟都是要翻转一次。设计思路如下：

下面为任意正整数分频代码：

module div_clk(input clk,input   rst_n,output    o_clk
);parameter WIDTH = 3;parameter    N     = 6;reg [WIDTH-1:0]  cnt_p;reg               clk_p;reg               clk_n;assign    o_clk = (N==1)?clk : (N[0])?(clk_p | clk_n) : clk_p;//其中N==1是判断不分频，N[0]是判断是奇数还是偶数，若为1则是奇数分频，若是偶数则是偶数分频。always @(posedge clk or negedge rst_n) beginif(!rst_n)cnt_p <= {WIDTH{1'b0}};else if(cnt_p == (N-1))cnt_p <= {WIDTH{1'b0}};elsecnt_p <= cnt_p + 1'b1;endalways @(posedge clk or negedge rst_n) beginif(rst_n == 1'b0)clk_p <= 1;//此处设置为0也是可以的，这个没有硬性的要求，不管是取0还是取1结果都是正确的。else if(cnt_p < (N>>1))/*N整体向右移动一位，最高位补零，其实就是N/2，不过在计算奇数的时候有很明显的优越性*/clk_p <= 1;elseclk_p <= 0;endalways @(negedge clk or negedge rst_n) beginif(rst_n == 1'b0)clk_n <= 1;else clk_n <= clk_n;endendmodule

下面为一段代码实现的奇数、偶数、小数分频

module divf #
(    parameter Div_num = 12 ,    // 分频数parameter state=0        //半分频为0，奇数分频为1，偶数分频为2
)
(
input                 clr,
input                 clk,
output                Div_clk
);
reg [24:0]  count;case(state)
1:   begin  //ji_shureg         pos_clk;reg         neg_clk;always@(posedge clk or negedge clr)if(!clr)                     count<=0;else if(count==0 & pos_clk)  count<=Div_num/2-1;else if(count==0)            count<=Div_num/2;else                         count<=count-1;always@(posedge clk or negedge clr)if(!clr)                     pos_clk<=0;else if(count==0)            pos_clk<=~pos_clk;else                         pos_clk<=pos_clk;always@(negedge clk or negedge clr)if(!clr)                     neg_clk<=0;else                         neg_clk<=pos_clk;assign Div_clk = pos_clk & neg_clk;end2:   begin  //ou_shureg          Div_clk1;always@(posedge clk or negedge clr)if(!clr)                     count<=0;else if(count==0)            count<=Div_num/2-1;else                         count<=count-1;always@(posedge clk or negedge clr)if(!clr)                     Div_clk1<=0;else if(count==0)            Div_clk1<=~Div_clk1;assign Div_clk = Div_clk1;end0:   begin   //ban_fen_pinreg         count_div;reg         count_div2;wire        clk_half;assign  clk_half = clk^count_div2;always@(posedge clk_half or negedge clr)   //模Div_num 计数if(!clr)                       count<=0;else if(count== Div_num-1)      count<=0;else                         count<=count+1;always@(posedge clk_half or negedge clr)   //模Div_num 计数if(!clr)                       count_div<=0;else if(count== Div_num-1)      count_div<=1;else                         count_div<=0;always@(posedge count_div or negedge clr)   //对count_div二分频if(!clr)                       count_div2<=0;else                         count_div2<=~count_div2;assign Div_clk = count_div;end
endcaseendmodule