Allegro 17.x design outline的使用
Allegro 17.x design outline的使用
- Cadence 绘制板边框Outline与绘制禁止布线区(Route Keepout)
- Allegro禁布区打过孔或走线消除DRC错误
原文链接:https://blog.csdn.net/shjhuang/article/details/72852702
在cadence allegro 17.2 之前,电路板的外观、内部开窗、开孔等均可以通过Board Outline层定义得到。但是到了17.2之后,在输出Artwork的时候,会提示错误对话框,如下:
提示使用DESIGNED_OUTLINE和CUTOUT层来定义你的电路板外观。
当然,你不理会它这个提示,照样使用Board Outlinel来定义电路板外观也是可以的,毕竟输出Gerber文件后,电路板厂家才不管你的软件是怎么定义的呢。
但是你要面临两个问题(我目前发现的)。
每次输出Gerber文件都会跳出上述对话框,很烦人。
输出3D图形的时候,看不到电路板哦。
解决的办法就是老老实实使用Designe Outline层定义电路板尺寸、内部开窗等。如何使用?
2. 放置电路板外观,及Design Outline,这个和17.2之前的版本不一样,不能使用画线的方式添加Designe Outline,因为画线时在Board Geometry类中并未能找到Design Outline或Cutout子类。只能通过添加shape的方式添加。
3. 与Board Outline不同的是,电路板内开窗不能使用Design Outline,而是使用Cutout来定义,操作方式参考上面第二点。
以上,就是使用Design Outline和Cutout定义电路板外观的操作方式。
最后你需要去掉刚才收到的那个烦人的对话框,做法就是:打开Artwork Control Form将每层的BOARD GEMOETRY/OUTLINE去掉,替换成DESIGN OUTLINE和CUTOUT即可。
Cadence 绘制板边框Outline与绘制禁止布线区(Route Keepout)
原文链接:https://blog.csdn.net/qq_36075612/article/details/111028704
概述
本人使用Cadence 17.4版本,在这做下笔录,绘制板边Outline与绘制禁止布线区(Route Keepout)方法。
一、绘制板边
1)首先在窗口右侧,选择Board Geometry Class(父类)中Outline Subclass(子类)
2)、在工具栏中选择Add->Rectangle,画矩形边框,当然也可以使用Line,通过下面命令窗口输入坐标点来,绘制板框,还有可以根据结构给出的CAD图.DXF文件来定板型。
在这只要介绍Cadence 自带的画线来绘制板框。
(注:Outline是画任何草图的图层,真正板框层是Design_Outline层,所以要复制到这个层才行。)
注:由于直接使用Add->Line或者Add 下的绘制工具都是不能绘制成功,Allegro不认它是封闭图形,需要通过用Compose shape把外框做成封闭图形才行。
3)在菜单栏中Shape->Compose shape
Allegro禁布区打过孔或走线消除DRC错误
原文链接:https://blog.csdn.net/adubyron/article/details/106123046
在一些特殊的地方,我们不允许铺铜,但是可以走线和打孔。这时我们想到的是在Allegro区域中画一个Route Keepout区域,来禁止所有的铜与线走进来。如果我们的线走进来,会报DRC错误。那我们怎么反这个错误消灭呢?
第一种:执行Wavie DRC,把允许错误的DRC隐藏起来。
执行Display 》status可以查看隐藏的DRC个数。
第二种:允许在此区域内打孔走线,但不允许铺铜。
执行:Edit》properties命令。Find栏勾选shapes,选择禁止布线区域,系统自动弹出如下窗口:
Allegro 17.x design outline的使用相关推荐
- allegro 17.4 outline DESIGNED_OUTLINE和CUTOUT层来定义
17.4的Outline和16.6的Outline不一样,在17.4中OUTLINE属性只有在line的状态下才有,只有在shape状态下DESIGNED_OUTLINE和CUTOUT才能被选中.
- Cadence Allegro 17.4学习记录开始25-PCB Editor 17.4软件PCB中布线操作基础
目录 Cadence Allegro 17.4学习记录开始25-PCB Editor 17.4软件PCB中布线操作基础 一.走线和修线 走线操作步骤: 修线操作步骤: 二.Copy操作 三.chang ...
- Cadence Allegro 17.4学习记录开始26-PCB Editor 17.4软件PCB中铺铜操作
目录 Cadence Allegro 17.4学习记录开始26-PCB Editor 17.4软件PCB中铺铜操作 一.全局动态铜皮参数设置 第一:铜皮参数设置选项 第二:第1页是铜皮填充参数 第三: ...
- allegro 17.2无法创建Xnet的解决方法
allegro 17.2无法创建Xnet的解决方法,亲测成功,good luck to you all! 1.Close the design if it is open in Allegro PCB ...
- Cadence Allegro 17.4学习记录开始02-原理图Capture CIS 17.4
目录 Cadence Allegro 17.4学习记录开始02-原理图Capture CIS 17.4 一.元件库的复用 1.从已有原理图文件中复制元器件 二.绘制原理图 1.绘制原理图之前,软件设置 ...
- Cadence Allegro 17.4 鱼眼图 Fisheye view
Cadence Allegro 17.4 鱼眼图 Fisheye view The Fisheye focus and the Dynamic Fisheye View The Fisheye fea ...
- Allegro 17.4设置中文界面
一. Allegro 17.4 中文界面效果 二. Allegro 17.4 中文界面设置方法 2.1 需要打上此时(20210820)最新的S019的升级补丁 2.2 设置环境变量 变量名:intl ...
- Cadence Allegro 17.4学习记录开始06-PCB Editor 17.4快捷键的说明和中英文的切换和操作界面放大缩小设置
目录 Cadence Allegro 17.4学习记录开始06-PCB Editor 17.4快捷键的说明和中英文的切换和操作界面放大缩小设置 PCB Editor 17.4快捷键的说明 第一:env ...
- Cadence Allegro 17.4 IBS文件处理(IBIS模型)
Cadence Allegro 17.4 IBS文件处理(IBIS模型) IBIS(Input/Output Buffer Informational Specifation)是用来描述IC器件的输入 ...
最新文章
- 【HDOJ】3275 Light
- linux部署项目文档,Linux系统部署项目
- Liteide go: cannot find GOROOT directory
- C#中配置文件的使用
- ------shell学习
- 计算机的原理 组成 分类及应用,计算机组成原理试卷A卷及答案
- CRS-1714:Unable to discover any voting files
- Mybatis-学习笔记(10)调用存储过程、存储函数
- 剑指offer之扑克牌的顺子
- 股票补仓计算机在线计算,补仓股价计算器,股票补仓:计算器
- ios push上移64_iOS上的C64 Basic
- sql 计算周环比wow_Oracle计算环比的方法
- 异地多活(异地双活)实践经验
- 群晖NAS 7.X版搭建博客网站,并内网穿透发布公网可访问 8-8
- HC-05蓝牙AT指令无反应问题
- android 十六进制加密,使用十六进制十进制值的Android加密和解密?
- Python 2D游戏项目开发日记——像素世界(一)
- R 入门级 之 《R的基本原理与概念》 -- 200412
- Java 按钮组件_提交按钮
- 基于数据智能的区域教育大平台建设与应用实践