011 Verilog原语

原语

是构成设计的最基本单元，通过真值表描述其功能，包括基本逻辑门在内有26个预定义功能模型

n输入逻辑门

原语	描述	使用
and	与门	and(yout, xin1, xin2, xin3)
nand	与非	nand(yout, xin1, xin2, xin3)
or	或门	or(yout, xin1, xin2, xin3)
nor	或非	nor(yout, xin1, xin2, xin3)
xor	异或	xor(yout, xin1, xin2, xin3)
xnor	同或	nxor(yout, xin1, xin2, xin3)

n输出组合门

UDP（User Defined Primitive，用户自定义原语）

符号汇总

符号	意义
0，1，x	逻辑0，1，x为未知值，UDP中没有z
?	无关逻辑，可以是0，1，x
b	逻辑0或1
-	不变化
(xy)	从x变为y，如(01)为上升沿
*	输入信号的任何变化
r	上升沿
f	下降沿
p	含x的上升沿，等同于（01）、（0x）、（x1）
n	含x的下降沿，等同于（10）、（x0）、（1x）

与门

primitive and(y, x1, x2);output y;input x1, x2;table// x1 x2 : y0 0 : 0;0 1 : 0;1 0 : 0;1 1 : 1;endtable
endprimitive

2输入多路复用器

输入可以是0，1，x，所以考虑所有情况的2输入多路复用器如下：

primitive mux_two(out, select, a, b);output out;input select, a, b;// y = select ? a : b;table// select a   b   :   out0        0   0   :   0;0     0   1   :   0;0     0   x   :   0;0     1   0   :   1;0     1   1   :   1;0     1   x   :   1;1     0   0   :   0;1     1   0   :   0;1     x   0   :   0;1     0   1   :   1;1     1   1   :   1;1     x   1   :   1;x     0   0   :   0;x     1   1   :   1;endtable
endprimitive

使用助记符？简化，？=0，1，x

primitive mux_two(out, select, a, b);output out;input select, a, b;// y = select ? a : b;table// select a   b   :   out0        0   ?   :   0;0     1   ?   :   1;1     ?   0   :   0;1     ?   1   :   1;?     0   0   :   0;?     1   1   :   1;endtable
endprimitive

透明锁存器（电平敏感）

其实就是带使能的锁存器

primitive latch_with_enable(q_out, enable, data);output q_out;input enable, data;reg q_out;// q_out = enable ? data : q_out;// - 表示保持table// 时序逻辑table格式// input1   input2  state   :   output/next_state// enable  data    state   :   q_out/next_state1       1           ?   :   1;1     0           ?   :   0;0     ?           ?   :   -;x     0           0   :   -;x     1           1   :   -;endtable
endprimitive

D触发器（边沿敏感）

primitive DFF(q_out, clk, data);output q_out;input clk, data;reg q_out;// q_out = posedge(clk) ? data : q_out;// - 表示保持table// 时序逻辑table格式// input1 input2  state   :   output/next_state// clk     data    state   :   q_out/next_state(01)        0       ?       :   0;(01)      1       ?       :   1;(0?)      1       1       :   1;(?0)      ?       ?       :   -;?     (??)    ?       :   -;endtable
endprimitive

011 Verilog原语相关推荐

数字IC设计 FPGA——再谈加法器设计（使用Verilog 原语进行四位加法器设计）
数字IC设计 FPGA--再谈加法器设计(使用Verilog 原语进行四位加法器设计) 前面介绍了关于xilinx FPGA CLB的基本原理和结构,以及如何使用原语进行设计(在一般的设计中使用不到 ...
Lattice Diamond关于原语的使用
Lattice Diamond关于原语的使用前言一.原语基本概念 (一)简介 (二)常用原语 1.时钟相关原语 2.差分输入/输出原语 3.接口相关原语二.Lattice原语 (一)原语使用 ( ...
浅谈XILINX FPGA CLB单元汇总 (CLB、LUT、存储单元、Distributed RAM、移位寄存器、多路复用器、进位逻辑(Carry Logic))
浅谈XILINX FPGA CLB单元汇总 (CLB.LUT.存储单元.Distributed RAM.移位寄存器.多路复用器.进位逻辑(Carry Logic)) 一.概述 CLB可配置逻辑块是指 ...
fpga乘法器的方法
没学FPGA的时候,以为计算乘法和加法一样简单,但是学习之后才发现,要设计一个好的乘法器并不简单.今天就先用一个简单的例子看看乘法是怎样实现的. 先看第一种最简单直接的实现方式 module mul( ...
SystemVerilog学习笔记5 ---《SV Schedule》
1. 为什么要了解SV Schedule verilog是一个硬件描述语言,而硬件在现实中都是并行执行的,所以verilog描述的组合电路和时序电路都是并行执行的. 而仿真器作为运行在CPU上的软件, ...
verilog之用户定义原语UDP详细解释
一.UDP的含义用户定义的原语是从英语User Defined Primitives 直接翻译过来的,简称UDP.利用UDP用户可以定义自己设计的基本逻辑元件的功能.也就是说,可以利用UDP来定义自 ...
【Verilog 语法】~ 关键字、运算符、数据类型、缩位运算、三态门设计、可综合、VHDL 的结构、VHDL:WAIT 语句格式、原语、编译预处理
本章目录: 1. 关键字 2. 运算符 2.1 分类 2.1.1 按其功能分类 2.1.2 按其所带操作数的个数分类 2.1.2.1 举例 2.2 优先级 3. 数据类型 1) wire 型 2) r ...
Verilog 中需要使用原语的情况
一般来说,在进行HDL代码编写时,不需要直接或间接地进行原语调用,因为随着FPGA设计规模越来越庞大,人脑应该集中于抽象层次较高的工作中去,而将这些具体实现细节交给编译器来完成.不过有些时候,原语或者 ...
Verilog HDL简明教程
Verilog HDL简明教程来源: 郭红卫的日志 Verilog HDL简明教程 Verilog HDL是一种硬件描述语言,用于从算法级.门级到开关级的多种抽象设计层次的数字系统建模.被建模的数字 ...

011 Verilog原语

原语

n输入逻辑门

n输出组合门

UDP（User Defined Primitive，用户自定义原语）

符号汇总

与门

2输入多路复用器

透明锁存器（电平敏感）

D触发器（边沿敏感）

011 Verilog原语相关推荐

最新文章

热门文章