Layout天线效应的产生原因以及解决方法
Layout天线效应的产生原因以及解决方法
- layout DRC天线效应错误
- 天线效应产生原因
- 天线效应如何避免
layout DRC天线效应错误
使用的是TSMC65nm的工艺，过drc时遇到天线效应报错A.R.6，查找工艺手册并没有找到什么解决方法。
然后正好上周日开组会的时候吴老师提到了天线效应的来历，所以上网找了找资料。决定写下这篇文章记录一下。
天线效应产生原因
天线效应，全称工艺天线效应（PAE，process antenna effect），粗略来讲就是加工过程中有可能会导致金属表面积累的电荷过多，但又无法形成对地的放电通路，结果很有可能是对栅氧造成破坏。
而且一般来说晶体管越小，连接栅极的金属线越长就越容易产生天线效应。
为了量化天线效应的影响，引入了天线效应比率的概念。天线效应比率又分成局部天线效应比率和累积天线效应比率。
- 局部天线效应比率指的是某一层金属的面积比上与他相连的栅的面积，这个比率越大，造成击穿的可能性就越高。
- 累积天线效应比率指的是所有产生天线效应金属层的局部天线效应比率之和。一般我们的antenna rule就会根据这两个比率来定。
天线效应如何避免
(大部分内容来自http://blog.sinovale.com/770.html，根据我自己遇到的情况做了一些补充)
由于现代工艺尺寸越来越先进，沟道长度越来越小，antena的问题就越来越受重视。
一般来说有三种方法避免天线效应，其中最常用的一种方法就是跳线法：
通常，我们通过金属跳线或者在poly-gate旁边放置足够面积的diode可以避免天线效应的发生。但是金属该往上跳还是往下跳呢？我们都知道做mask的时候是从低层往高层做的。
每一道工序都有诸如平坦化，隔离等，之后肯定会有静电泄放的操作。从这个角度来说，假如metal3过大有antena的问题，我们用metal4对其跳线。在做metal3的mask时，metal3实际上分开的，只有做到metal4的时候他们才会连起来，而到metal4时，metal3的表面电荷已经由于工艺过程减少很多了；而如果用metal2对其跳线，在做metal3时，metal2和metal3是会相连的，并没有起到减少电荷的作用。
因此更常用的是向上跳线法。但是向下跳线也会存在，当顶层金属报天线效应的错误时，就只能向下跳线了，而且实际证明也是可以有效的。
第二种方法是在Pad处增加对地反向偏置diode，具体的可以参考VCC pad的那个diode是怎么加的。
在信号线上加一组buffer，这个方法既可以规避antena，也可以为信号增加驱动能力。
其实天线效应产生的主要原因是晶体管栅极直接接地或者电源，可以经过TIE LOW和TIE HIGH电路分别接到地和电源，从而避免版图的天线效应。
一般来说command file会定义检查是否antena metal连到gate-poly上，还有是否面积过大。解决方法我建议是在靠近gate-poly的地方断开metal用高层metal跳一下，当然这在drc中可能不太好查，所以drc一般规定在发生antena的metal上有一个N-diode，越靠近transistor越好。
当然也不是连出来的线越细越好，有时候线太细了也会导致天线效应。同时跳线时过孔数目不要太多，也有可能导致天线效应。最保险的方法目前还是觉得加diode。
另外补充一下：栅氧漏电，尽管对功耗不利，但对天线效应是有利的。栅氧漏电可以防止电荷积累达到击穿。所以，实际上可以看到薄的栅氧较厚栅氧不易发生损坏，因为当栅氧变薄，漏电是指数上升的，而击穿电压是线性下降的。
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