XILINX Ultrascale/Ultrascale+ 高速收发器时钟MGTHREFCLK原语调用

2024-05-12 21:58:58

1、概述

2、高速收发器

字面意思专用于收发高速数据，UltraScale架构中的GTY收发器是功率高效的收发器，在UltraScale FPGA中支持500Mb/s到30.5Gb/s的线速率，在UltraScale+FPGA中支持32.75Gb/s的线速率。每个GTY BANK包括四路收发通道，即一个QUAD，每个收发通道具有独立的通道锁相环CPLL，为收发数据提供参考时钟，每个QUAD还有两个共用的QPLL时钟资源可提供到四个收发通道。

每一组收发通道内部具有反馈均衡、校验、编解码、同步等模块。

3、 GTH时钟缓冲器

每个GTY bank支持两路参考时钟输入，其中ultrascale使用IBUFDS_GTE3作为GTY bank的差分缓冲器，ultrascale+采用IBUFDS_GTE4。

3.1 GTE3/4

原语调用：
//IBUFDS_GTE3

IBUFDS_GTE3 ibufds_refclk0
(.O               (gtx_refclk_buf),.ODIV2           (gtx_refclk_d2),.CEB             (1'b0),.I               (refclk_pad_p),.IB              (refclk_pad_n)
);

//IBUFDS_GTE4

IBUFDS_GTE4 ibufds_refclk0
(.O               (gtx_refclk_buf),.ODIV2           (gtx_refclk_d2),.CEB             (1'b0),.I               (refclk_pad_p),.IB              (refclk_pad_n)
);

如图比较直观可以看到，O端为BUF输出，ODIV2输出通过REFCLK_HROW_CK_SEL配置，默认REFCLK_HROW_CK_SEL=2’b00；

ODIV2输出可以驱动BUFG_GT，默认输出同O端，若接在其他模块可能造成布线失败。

BUFG_GT原语调用方式：

BUFG_GT refclk_bufg_gt_i  (
.I       (refclk_copy),
.CE      (gt_powergood),
.CEMASK  (1'b1),
.CLR     (1'b0),
.CLRMASK (1'b1),
.DIV     (3'b000),
.O       (refclk_buf_i)

);
参考文档：
https://www.xilinx.com/support/documentation/user_guides/ug578-ultrascale-gty-transceivers.pdf
https://www.xilinx.com/support/documentation/sw_manuals/xilinx2013_4/ug974-vivado-ultrascale-libraries.pdf

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