从计数器逻辑中揭秘神奇的HDL

0.绪言

本文通过一些简单的计数器逻辑语句，从最底层分析硬件描述语言（ HDL ）的特点。

1.计数器语句

计数逻辑可谓是学习任何一门编程语言的基础中的基础，往小了说，计数可以用来控制循环次数、分频等应用；往大了说，计数逻辑是整个时序逻辑的基石。所以，理解透彻计数逻辑，对学习HDL有着至关重要的意义。有人可能觉得计数逻辑非常简单，但确实如此吗？原理上简单可并不代表运用起来你就能得心应手哦！不少FPGA初学者往往在最开始的时钟分频程序上头痛不已，关键点也正在此处。

先来看一段程序：

#include <stdio.h>
#include<windows.h>int cnt = 0;
int main(void)
{while(1){Sleep(1000);cnt = cnt + 1;if(cnt == 10)cnt = 0;printf("%d  ", cnt); }
}

这是C语言的一段计数程序，相信不难看出，10个数字为一个周期循环出现，分别是0~9而没有10（当cnt为10时，立刻被置为0），为什么要讨论这么仔细呢？可能在大多数C程序中不太常见，但是在HDL程序中，讨论这个太有必要了！这里先放上这段代码的结果，方便与下文对比。

再来看一段VHDL版本的计数程序：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;entity test isport(clk  :in std_logic;cnt   :out    std_logic_vector(3 downto 0));
end test;architecture tt of test is
signal count:integer range 0 to 10;
beginprocess(clk)beginif(clk'event and clk = '1')thencount <= count + 1;if(count = 10)thencount <= 0;end if;end if;end process;cnt <= conv_std_logic_vector(count,4); --将整数转化为位矢量
end tt;

即使是初学者想必也能看出这个程序与之前的C语言程序语句逻辑是一致的，但是得到的结果也会是一样的吗？答案是NO！这个程序的仿真结果中11个数字为一个周期，分别为0~10，10这个数字也存在！！！

假若我们本意是想利用计数实现一个时钟十分频的功能，可结果却变成了十一分频，细节决定一切，在硬件描述语言中，这句话更是体现得淋漓尽致！FPGA的设计开发，就是要求工程师们时刻保持严谨的态度，能够把问题定位到每一个细节，做到真的懂硬件！

下面我们来分析问题出在哪：

其实这两段程序逻辑都正确，但是VHDL语法上比较特殊， VHDL对于信号的赋值不是立刻发生的，需要等待整个进程结束后才会把新值装载到信号的寄存器中 ，了解了这个本质，问题就迎刃而解了。当count是9时，给它加一变成10，但这时赋值不会立刻发生，所以count<=count+1;这条语句后count的值还是9，自然不会进入if语句内，所以有10这一数字存在。

但是， VHDL对于变量的赋值是立刻发生的 ，我们可以稍微改变一下程序：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;entity test isport(clk  :in std_logic;cnt   :out    std_logic_vector(7 downto 0));
end test;architecture tt of test is
beginprocess(clk)variable count:integer range 0 to 10;beginif(clk'event and clk = '1')thencount := count + 1;if(count = 10)thencount := 0;end if;cnt <= conv_std_logic_vector(count,8); --将整数转化为位矢量end if;end process;
end tt;

把计数信号改成了变量，使之能够即时赋值，结果如下：

此时，终于看不见10的存在了，大功告成！

2.VHDL与Verilog HDL的对比

既然C语言和VHDL都出场了，不妨再通过计数器程序来看看Verilog HDL有啥不一样的地方：

`timescale 1ns/1psmodule test
(input clk,output reg[7:0] cnt
);always @(posedge clk)
begincnt <= cnt + 1'b1;if(cnt == 10)cnt <= 8'd0;
end
endmodule

可以看出，Verilog HDL比VHDL更简洁易懂，更偏向C语言的风格，比较容易上手，这也可能是Verilog HDL如今比较主流的原因吧。但是，Verilog也和VHDL一样，具有两种赋值语句，一种是立即发生的，另一种则需要等待进程结束，在Verilog中把它们分别叫做 阻塞赋值语句 （符号=）和 非阻塞赋值语句 （符号<=）。上面的代码采用的是非阻塞赋值，赋值需要等待进程结束才能实现，此时就会出现存在10的情况：

下面改用阻塞赋值语句：

`timescale 1ns/1psmodule test
(input clk,output reg[7:0] cnt
);always @(posedge clk)
begincnt = cnt + 1'b1;if(cnt == 10)cnt = 8'd0;
end
endmodule

结果如下：

Verilog的两段代码相差不大，只是两个<=变成了=，结果就很大不同了。Verilog确实要比VHDL更简洁易懂，但是少了一份严谨，如果没有对其语法细节非常熟悉的话，很容易出现意料之外的错误。

VHDL与Verilog的取舍，主要还是要看个人爱好，但无论选择哪种语言，严谨的态度是需要始终保持的！

3.其他计数逻辑语句

其实一个自循环的计数程序，主要有两部分——递增（减）变化、条件值跳变（有时还可能与初始条件有关），这两者的顺序并不是固定的，可以采用各种方式组合，下面给大家展示其他风格的计数逻辑语句（以Verilog 为例，都是实现10个数一个周期的计数）：

always @(posedge clk)
begin               if(cnt == 10)     //1~10（也可改成0~9）cnt <= 8'd1;  //此时非阻塞赋值<=与阻塞赋值=的效果一样   elsecnt <= cnt + 1'b1;
end
endmodule

always @(posedge clk)
begin               if(cnt == 10)     //1~10（也可改成0~9）cnt = 8'd0;      //此时只能使用阻塞赋值=cnt = cnt + 1'b1;
end
endmodule

其实计数逻辑非常简单，但也非常重要，不要小看它哦！希望大家能够通过这些例子，体会到HDL的奥秘！在今后的学习中能够一直保持严谨，追求本质，在细节处见真知！

4.计数逻辑大应用

最后，给大家分享一些计数逻辑在各种项目中的实际应用，你就会明白它有多重要！

1.时钟分频：

--时钟分频：串口时钟，波特率为9600
--16个时钟发（收）1bit：1个起始位、8个数据位、1个停止位
--50Mhz时钟326分频
process(clk_50Mhz)
variable cnt:integer range 0 to 163;
begin
if(clk_50Mhz'event and clk_50Mhz = '1')thencnt := cnt + 1;if(cnt = 163)thenclk_uart <= not clk_uart;cnt := 0;end if;
end if;
end process;

2.串口收发：

--------------------------------------------
--串口接收程序：16个时钟接收一个bit
--------------------------------------------
process(clk_uart)
begin
if(clk_uart'event and clk_uart = '1')thenif(receive = '1')thencase rx_count iswhen 0     =>  rx_state <= '1'; rx_count <= rx_count + 1; rx_sig <= '0';when 24 =>    rx_state <= '1'; rx_data(0) <= rx; rx_count <= rx_count + 1; rx_sig <= '0';        --接收数据0位when 40 =>  rx_state <= '1'; rx_data(1) <= rx; rx_count <= rx_count + 1; rx_sig <= '0';        --接收数据1位when 56 =>  rx_state <= '1'; rx_data(2) <= rx; rx_count <= rx_count + 1; rx_sig <= '0';        --接收数据2位when 72 =>  rx_state <= '1'; rx_data(3) <= rx; rx_count <= rx_count + 1; rx_sig <= '0';        --接收数据3位when 88 =>  rx_state <= '1'; rx_data(4) <= rx; rx_count <= rx_count + 1; rx_sig <= '0';        --接收数据4位when 104 => rx_state <= '1'; rx_data(5) <= rx; rx_count <= rx_count + 1; rx_sig <= '0';        --接收数据5位when 120 => rx_state <= '1'; rx_data(6) <= rx; rx_count <= rx_count + 1; rx_sig <= '0';        --接收数据6位when 136 => rx_state <= '1'; rx_data(7) <= rx; rx_count <= rx_count + 1; rx_sig <= '1';        --接收数据7位when 152 => rx_state <= '1'; rx_count <= rx_count + 1; rx_sig <= '1';when others => rx_count <= rx_count + 1;                 --计数end case;elserx_state <= '0'; rx_count <= 0; rx_sig <= '0';end if;
end if;
end process;--------------------------------------------
--串口发送程序：16个时钟发送一个bit
--------------------------------------------
process(clk_uart)
begin
if(clk_uart'event and clk_uart = '1')thenif(send = '1')thencase tx_count iswhen 0    =>  tx <= '0'; tx_state <= '1'; tx_count <= tx_count + 1;      --发送起始位when 16 =>   tx <= tx_data(0); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据0位when 32 =>  tx <= tx_data(1); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据1位when 48 =>  tx <= tx_data(2); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据2位when 64 =>  tx <= tx_data(3); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据3位when 80 =>  tx <= tx_data(4); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据4位when 96 =>  tx <= tx_data(5); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据5位when 112 => tx <= tx_data(6); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据6位when 128 => tx <= tx_data(7); tx_state <= '1'; tx_count <= tx_count + 1;     --发送数据7位when 144 => tx <= '1'; tx_state <= '1'; tx_count <= tx_count + 1;      --发送停止位when 152 => tx <= '1'; tx_state <= '0'; tx_count <= tx_count + 1;       --一帧数据发送结束when others => tx_count <= tx_count + 1; --计数end case;elsetx <= '1'; tx_count <= 0; tx_state <= '0';end if;
end if;
end process;

3.VGA传输时序

--行计数器进程，计数周期为h_period
process(clk_VGA)
begin
if(clk_VGA'event and clk_VGA = '1')thenif(hcnt = h_period)then     --一个周期结束hcnt <= 1;                  --计数值范围1~h_periodelsehcnt <= hcnt + 1;end if;
end if;
end process;--产生行同步信号
process(clk_VGA)
begin
if(clk_VGA'event and clk_VGA = '1')thenif(hcnt = h_period)then     --一个周期结束，产生行同步脉冲hsync <= '0';elsif(hcnt = h_sync)then --从1到h_sync，刚好h_sync个时钟周期hsync <= '1';end if;
end if;
end process;--列计数器进程，计数周期为v_period
process(clk_VGA)
begin
if(clk_VGA'event and clk_VGA = '1')thenif(hcnt = h_period)then         --一行代表一个时钟周期if(vcnt = v_period)then        --一个周期结束vcnt <= 1;              --计数值范围1~v_periodelsevcnt <= vcnt + 1;end if;end if;
end if;
end process;--产生列同步信号
process(clk_VGA)
begin
if(clk_VGA'event and clk_VGA = '1')thenif(vcnt = v_period)then         --一帧结束，产生列同步脉冲vsync <= '0';              elsif(vcnt = v_sync)then      --从1到v_sync，刚好v_sync个周期vsync <= '1';end if;
end if;
end process;

——本文所有代码均为原创