微电子电路——期中总结
此为本人为微电子电路期中考试所写总结,内容涵盖《大规模集成电路原理与设计》前三章,较为详实,仅供参考。
有关于例题可以看一看我的另一篇博客微电子电路——例题总结
一、绪论
1、时间轴:
1946第一台计算机诞生(bell lab)
1947年晶体管发面,代替电子管
1958第一个半导体集成电路诞生(TI实验室)
1959硅平面工艺的单片集成电路
1960第一个mos管诞生
1963pmos与nmos互补mos诞生(cmos)
1970DRAM动态随机存储器诞生
1971微处理器诞生
2、摩尔定律:晶体管集成度每18个月翻一番,即Area(0.5)=L(0.7)W(0.7)
3、等比缩小原则:分恒定电场的等比缩小原则、恒定电压的等比缩小原则和准恒定电场的等比缩小原则
4、硅集成电路分类:双极性(同时使用电子和空穴,分饱和性和非饱和性);mos型(用mos晶体管,分nmos电子导电,一端接地和pmos空穴导电,一端接VDD)
5、集成电路分类:
工作特性分:数字集成电路、模拟集成电路和数模模数转换电路
应用可分:通用集成电路、专用集成电路(只要不是CPU都是)
6、制作过程:沙子采集——硅熔炼——单晶硅棒——硅棒切割——晶圆抛光——涂光刻胶——光刻(一块晶圆可以切割出数百个处理器,其中晶体管为开关,控制芯片内电流方向)——溶解光刻胶——蚀刻(将未有光刻胶的部分腐蚀)——离子注入——清除光刻胶——晶体管完成——晶圆测试——晶圆切片——封装——等级测试
二、基本元件
1、本征半导体:无杂质,纯度高,具有晶体结构的半导体,电子和空穴成对出现,称为电子-空穴对。电子和空穴不断产生,成动态平衡,称为载流子。其浓度与温度密切相关。
2、施主杂质:向硅半导体提供一个自由电子而本身带正电的粒子杂质,此时电子为多数载流子,称为n型半导体。
3、受主杂质:向硅半导体提供一个空穴而本身带负点的杂质,主要靠受主提供空穴导电,空穴为多数载流子,称为p型半导体。
4、杂质浓度决定多子浓度,温度决定少子浓度(本征半导体而来),总体上成电中性,因为参入为电中性,本身为电中性。
5、PN结:n型与p型半导体的交界面。
6、扩散运动:由于PN结界面存在载流子浓度梯度,导致多子发生扩散运动,电子由N到P,空穴由P到N,而多子的移动导致N型的施主离子(正)与P型的受主离子(负)形成电场,阻碍扩散运动,直到中间形成耗尽层。
7、漂移运动:由于上面形成的电场的存在,使少子发生漂移运动,即电子从P到N,空穴从N到P,与扩散运动相反。
8、扩散运动使扩散电流逐渐减小,而漂移运动逐渐增加,当两者动态平衡的时候,PN结总电流为0,空间电荷区的宽度稳定
9、外加正向电压的时候(P正N负),正向电流外电场与内电场方向相反,故阻碍减弱,扩散运动继续,出现净的正向电流,表现为导通;外加反向电压的时候(P负N正),外电场与内电场方向相同,更加阻碍,使得空间电荷区变宽,产生反向电流,表现为不导通。此即为单向导电性的原因
10、MOS结构:在(PMOS)栅极与衬底加上电压后可有四种变化:
①积累态:栅负底正,即VG<0,栅极充满电子,空穴被吸引到表面形成积累层
②耗尽态:VG>0,栅极产生少量正电荷,空穴被派出,形成耗尽层
③反型态:VG增大,山鸡出现更多正电荷,少量电子进入表面形成反型层,可允许电流通过
④强反型态:VG增大,使表面少子浓度超过了多子,反型层电子被限制在沟道内,P型沟道由电子组成,运行电流通过
此时的栅氧化层单位面积电容为:
其中ε为介电常数和相对介电常数,tox为栅氧化层厚度
同理可有耗尽层的单位面积电容为:
其中xd为衬底的厚度,或者说耗尽层厚度
11、nmos:P型衬底N型源漏。漏S、栅G、源D、底B,当VG=0时无沟道不导通,当VG>VT(阈值电压)的时候漏与源之间有电流,且电压为漏高源低,阈值电压为正值;如果是耗尽型,则在VG=0的时候有电流,否则无电流,一般不考虑。阈值电压为负值值。
随着栅源电压VGS的增大与漏源电压VDS的增大,依次经过
截止区(VGS<VT),此时电流为0
线性区(VGS>VT且VDS<VGS-VT),此时电流随着VDS增大线性变化,其中μeff为载流子迁移率,Cox为上面提到的删氧化层单位面积电容,W为沟道的宽度,L为沟道的长度:
又可以写为:
饱和区(VGS>VT且VDS>VGS-VT),此时电流达到饱和值
12、pmos:N型衬底P型源漏。漏S、栅G、源D、底B,当VG=0时无沟道不导通,当VG<VT(阈值电压)的时候漏与源之间有电流,且电压为源高漏低,阈值电压为负值;如果是耗尽型,则在VG=0的时候有电流,否则无电流,一般不考虑。阈值电压为正值
随着栅源电压VGS的减小与漏源电压VDS的减小,依次经过
截止区(VGS>VT),此时电流为0
线性区(VGS<VT且VDS>VGS-VT),此时电流随着VDS增大线性变化,其中μeff为载流子迁移率,Cox为上面提到的删氧化层单位面积电容,W为沟道的宽度,L为沟道的长度:
又可以写为:
饱和区(VGS<VT且VDS<VGS-VT),此时电流达到饱和值
13、阈值电压VT:达到强反型形成沟道时所需栅压VG。γ为体效应系数
其中VT0为衬底偏压为0,即VBS=0的时候的阈值电压
如果要计算这个,一定一定一定要带计算器!!
14、亚阈值电流:当VG小于VT但大于0的时候(nmos),没有导电沟道,但是有少子使漏电流ID不为0,此时载流子为少子,以扩散运动为主,计算公式为:
I0为VG=VT时候的电流,随着VGS成指数变化,当漏源电压>3kT/q的时候,亚阈值电流基本与漏电流无关。亚阈值电流受温度的影响很大。
15、mos的瞬态特性:
本征电容:栅极与源极之间、栅极与漏极之间,栅极与衬底之间的电容,
当VGS<VT,CGS=CGD=0
当VGS>VT而VDS≈0的时候:
随着VDS的增大,CGD减小,CGS增大,当VDS=VGS-VT的时候,沟道在漏端发生了夹断,此时CGD减小到0,而CGS增到最大
而对于CGB,达到强反型之后为0,之前有一定的变化趋势。
覆盖电容:栅极与源极、栅极与漏极之间有一定的覆盖区域,存在电容
故总的栅源电容和栅漏电容为:
PN结电容:源和漏与衬底之间形成PN结,由此会有两个电容,这个电容只与VS和VD电压有关,可有公式:
其中AS、AD和PS、PD分别是源漏区的面积和周长,CjA是单位面积的pn底部电容,CjP是单位周长的pn结侧壁电容:
Cj0和Cjp0分别是零偏压时单位面积的底部结电容和单位长度的侧壁结电容
xj是源、漏区深度
16、电容器:只要会用两个公式:
电容的近似公式:
电容与温度公式:
17、电阻:记住条形电阻的公式和电阻与温度的公式:
三、反相器
1、cmos反相器结构:
反相器是一个nmos与一个pmos相连,其中栅极相连,为输入端;漏极相连,为输出端。而pmos的源极和衬底接高电平,nmos的源极和衬底接低电平。
当输入为高电平的时候,对pmos而言,Vgs=0;对nmos而言,Vgs=VDD高电平,所以相当于pmos截止,nmos导通,相当于放电,对外显示低电平0;当输入为低电平的时候,对pmos而言,Vgs=-VDD高电平反向;对nmos而言,Vgs=0低电平,所以相当于nmos截止,pmos导通,相当于充电,对外显示高电平1。
2、直流特性:
在输入电压为0~VDD之间时,由于nmos与pmos相连,所以稳定状态下流过两者的电流势必是相等的,即IDN=IDP。
又因为连接方式,决定了有如下关系:
VGSN=Vin,VDSN=Vout
VGSP=Vin-VDD,VDSP=Vout-VDD
当改变输入电压的时候,根据不同的线性区和饱和区的电压,可以绘制出7个不同的区域,如下:
当 0≤Vin≤VTN,NMOS截止, PMOS线性,Vin在一定范围变化(0~VTN), Vout始终保持VDD。
当VTN<Vin<Vout+VTP,NMOS饱和,PMOS线性,Vout随Vin的增加而非线性地下降, Kr=KN/KP为比例因子
当 Vout+VTP≤Vin≤Vout+VTN,NMOS饱和, PMOS饱和,VTC垂直下降,此时电流最大。
当Vout+VTN<Vin<VDD+VTP,NMOS线性,PMOS饱和,Vout随Vin的增加而非线性地下降
当VDD≥Vin≥VDD+VTP,NMOS线性, PMOS截止,Vin在一定范围变化(VDD+VTP ~ VDD), Vout始终保持0
理想VTC曲线:
(1)为输出高电平区
(2)、(3)、(4)为转变区
(5)为输出低电平区
其中(3)表现为垂线段
3、空穴迁移率约为电子的40%
4、直流噪声容限:允许的输入电平变化范围,在图上表示为斜率为-1的切线的切点的坐标
5、最大噪声容限:VNLM=Vit-0=Vit,VNHM=VDD-Vit,求其中最小值
6、在测试直流特性的时候,需要在vout处加上一个电容
7、负载电容:分三部分,即两个mos管的漏底电容CDBN和CDBP,互联线引起的电容CI和下级电路的输入电容Cin,最终可计算出公式为:
而面对级联电路,此时的Cin为全部的mos的栅电容构成,N为扇出系数
8、上升时间:输出电压从V10%上升到V90%的时间,tr表示:
9、下降时间:输出电压从V90%下降到V10%的时间,tf表示
10、上升延迟时间:输出信号下降到V50%的时间减去输入信号上升到V50%的时间,tpLH表示,计算式为:
其中CL为负载电容,题目中给出
11、下降延迟时间:输出信号上升到V50%的时间减去输入信号下降到V50%的时间,tpHL表示,计算式为:
其中CL为负载电容,题目中给出
12、平均延迟时间:上升延迟时间+下降延迟时间/2
如果要求是精确设计,可以通过如下公式:
参考值(W/L, CLref, tPref)
新的条件:C’L, t’P
设计:(W/L)’
13、MOS工艺中,将最小晶体管尺寸设为(W/L)=2/1
14、必须维持输入信号的时间大于电路的延迟时间
15、反相器级联的时候,会有:
f为环形振荡器电路的工作频率,tp为延迟时间,n为反相器级数(奇数)
16、最优化设计:全对称设计
VTN=-VTP,KN=KP
此时为了使K相等,会有LP=LN,WP=2.5WN
此时逻辑阈值、噪声容限、上升下降时间为
Vit=1/2VDD
VNLM=VNHM=1/2VDD
TPLH=TPHL
tr=tf
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