reference:

VIVADO HLS Training
Creating a simple AXI-master interface for testing with Vivado HLS
如何使用Vivado HLS加速FPGA算法开发
米联客XILINX_ZYNQ-7000系列（第四期） HLS入门
参考戴书画给的百度网盘文件里面的“04_XILINX7 系列FPGA HLS入门.pdf”

四种PS-PL接口

PS指的是ARM核，PL指的是FPGA
axi-lite接口，PS可以读写IP核里面的单个变量，参考：VIVADO HLS Training - AXI Lite slave floating point #5
bram接口，bram是FPGA内部的ram，bram的地址映射到了指定地址空间供PS访问，相当于PS核PL之间的共享内存，参考：VIVADO HLS Training - BRAM interface #06
注：实验发现单个数组的大小不能超过一个BRAM的大小，一个BRAM大小参考http://xilinx.eetrend.com/blog/2018/100016569.html
axi stream接口，数据流的形式，结合DMA实现，参考：VIVADO HLS Training AXI Stream interface #07
axi master接口，IP核可以直接访问PS的地址空间，使用axi master作为接口很方便，但是读写速度较慢，因为要经过AXI总线，参考：Creating a simple AXI-master interface for testing with Vivado HLS
总结最便捷的做法：使用axi master作为PS和PL之间的接口，在IP核的内部将PS内部的数据拷贝一份到bram(即在HLS中声明的变量或者数组里面)，然后处理bram中的数据，最后通过axi master接口写回到PS的内存空间，注意在xilinx sdk的代码中要在IP核的驱动函数前后都加上Xil_DCacheFlush()。

循环加速

pipline/全展开/部分展开
循环加速后会使用更多的硬件资源，通过观察c synthesis的结果中的资源占用量的变化可以看出来。
pipeline可以针对函数，也可以针对循环/多层循环。注意，针对函数或者多层循环的pipeline deractive内部所有的子循环都要pipeline，所以先对每一个最内层的循环pipeline，然后依次向上层加pipeline，直到pipeline失效。

数组优化

reference: https://www.bilibili.com/video/BV1J5411t7uE?p=20

数组分割，分割后各个子数组可以并行读写，打破内存墙的限制，提高并行度
数组重组，通过合并数组，减少资源利用率
hls中声明为const的数据类型，会被存在ROM里面。
hls中声明为static的数据类型，会用memory实现。
数组可以用bram或者lutram的资源，bram可以存下int[100000]，lutram可以存下int[20000]，但是使用lutram会有各种问题，所以建议使用bram;
可以用#pragma HLS RESOURCE指定数组使用哪种资源
在不同函数中声明的局部数组占用的空间不会释放，所以尽量不要使用局部的数组，临时使用的数组建议放在全局的buffer里面

算法模块

排序

参考Leetcode堆排序，https://leetcode-cn.com/problems/sort-an-array/solution/pai-xu-shu-zu-by-leetcode-solution/
双调排序，https://github.com/mmxsrup/bitonic-sort

其他

vivado hls会将c/c++的程序转化为fpga上的一个ip核，根据入口函数的输入和输出自动生成ip核的输入输出接口。
注意在使用xlinx sdk调试程序的时候要勾选"debug cofigurations"里面的"reset entire system"。因为这个问题卡了两周！！
bram接口的数据类型最小是4个字节，不能用char数组，可以用int数组

debug记录

IP核不起作用的可能原因：1）在使用xlinx sdk的时候忘记勾选"debug cofigurations"里面的"reset entire system"，2）IP核内部出现错误，比如数组越界等，可以通过获取ip核函数的return值来判断IP核内部是否发生错误。
在使用stream数组作为fifo的时候，虽然形式上数组可以开得很大，但是必须连续访问fifo数组，否则即使编译没有报错，最后在FPGA上运行的时候也会出错。hls fifo的例子：https://github.com/medalotte/HLS-canny-edge-detection

vivado hls 笔记相关推荐

Vivado HLS(High-level Synthesis)笔记一：HLS基本流程
前言实验室项目需要,需要将在服务器段跑出的网络参数配置到FPGA上,一种方法是直接利用verilog或者vhdl直接去写一个网络的前向传播模型,另一种就是用 C/C++ 来描述网络的前向传播模型,然 ...
vivado hls(1)
笔记 1.vivado hls是fpga高级综合工具,可以将C语言转换成verilog代码,适合编写算法,但是要有硬件思想. 2.软核就是只要资源足够,就可以用逻辑打一个CPU出来,与硬核不一样,硬 ...
VIVADO HLS 学习之路之图像的resize
** VIVADO HLS 学习之路之图像的resize ** 算下来接触vivado已经有半年了,学习fpga也满打满一年半了,零零碎碎的的笔记做过一些,但是记下了却没有复习,基本上等于没有.以后的 ...
Vivado HLS error: Cannot find ISE in the PATH variable or it's an unsupported version
在Vivado HLS中export rtl时选择pcores for edk并选中Evaluate VHDL,时会出现该错误,提示ISE找不到. 解决方案: 在path中添加ISE 和Vivado的 ...
Vivado HLS基本应用
Vivado HLS基本应用 1.双击Vivado HLS图标 2.创建工程可以,点快捷键或者从File->创建新工程 3.填写工程名和工程存放路径 3.添加主函数名,添加文件(如果有需要的话) ...
在vivado里用rtl描述_如何利用Vivado HLS处理许多位准确或任意精度数据类型
我们在设计硬件时,它往往是要求更精确的位宽.例如,一个filter的输入是12位和一个累加器的结果只需要一个最大范围为27位.然而对于硬件设计来说,使用标准的C数据类型会造成硬件成本的浪费.这就会造成 ...
在vivado hls软件上打开zynqnet工程，Vivado HLS Command Prompt（Vivado HLS 命令提示符）是什么
直接在HLS中使用open project 是无法打开这个zynqnet的,在看zynqnet的使用说明的时候,有这样一段话: 如果使用中文翻译过的话,看到的是这样一段文字: 对于平时使用HLS编写I ...
Vivado HLS常用优化命令介绍
HLS 简介 Xilinx Vivado HLS工具可以将用户使用C++编写的逻辑自动转化为硬件语言(如Verilog或VHDL语言)编写的RTL级硬件逻辑,目的是为了让软件工程师将算法快速部署在FP ...
vivado hls 2019.1百度云安装包，包含license
vivado hls 2019.1 链接:https://pan.baidu.com/s/1MgvUn6FpHv3SWbsSlX5ZCw 提取码:uyho 复制这段内容后打开百度网盘手机App,操作更 ...
Vivado HLS 入门实验
当我们安装好Vivado 的时候,也同时装好了Vivado HLS.. 这是个什么东西?我就有一种想一探究的感觉.网上一查,Vivado High-Level Synthesis.学习了一段时间的Zy ...

vivado hls 笔记

reference:

四种PS-PL接口

循环加速

数组优化

算法模块

排序

其他

debug记录

vivado hls 笔记相关推荐

最新文章

热门文章