Verilog有限状态机(1)

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前言

今天来到了重要的部分：状态机。对该部分内容，可能不会一次更新一个小节；一方面是题目难度，另一方面是代码量过大；所以该节会分批更新，大家见谅。

题库

题目描述1：

实现下图所示的摩尔状态机，复位为异步复位。

Solution1：

module top_module(input clk,input areset,    // Asynchronous reset to state Binput in,output out);//  parameter A=0, B=1; reg state, next_state;always @(*) begin    // This is a combinational always blockcase(state)A:beginif(in == 1'b1)beginnext_state <= A;endelse beginnext_state <= B;endendB:beginif(in == 1'b1)beginnext_state <= B;endelse beginnext_state <= A;endendendcaseendalways @(posedge clk, posedge areset) begin    // This is a sequential always blockif(areset)beginstate <= B;endelse beginstate <= next_state;endend// Output logicassign out = (state == B);endmodule

题目描述2：

实现下图所示的摩尔状态机，复位为同步复位。

Solution2：

module top_module(input clk,input reset,    // Asynchronous reset to state Binput in,output out);//  parameter A=0, B=1; reg state, next_state;always @(*) begin    // This is a combinational always blockcase(state)A:beginif(in == 1'b1)beginnext_state <= A;endelse beginnext_state <= B;endendB:beginif(in == 1'b1)beginnext_state <= B;endelse beginnext_state <= A;endendendcaseendalways @(posedge clk) begin    // This is a sequential always blockif(reset)beginstate <= B;endelse beginstate <= next_state;endend// Output logicassign out = (state == B);endmodule

题目描述3：

2个输入1个输出，异步复位状态机，如下图所示。

Solution3：

module top_module(input clk,input areset,    // Asynchronous reset to OFFinput j,input k,output out); //  parameter OFF=0, ON=1; reg state, next_state;always @(*) begincase(state)OFF:beginif(j == 0)beginnext_state <= OFF;endelse beginnext_state <= ON;endendON:beginif(k == 0)beginnext_state <= ON;endelse beginnext_state <= OFF;endendendcaseendalways @(posedge clk, posedge areset) beginif(areset)beginstate <= OFF;endelse beginstate <= next_state;endend// Output logicassign out = (state == ON);endmodule

题目描述4：

2个输入1个输出，同步复位状态机，如下图所示。

Solution4：

module top_module(input clk,input reset,    // Synchronous reset to OFFinput j,input k,output out); //  parameter OFF=0, ON=1; reg state, next_state;always @(*) begincase(state)OFF:beginif(j == 0)beginnext_state <= OFF;endelse beginnext_state <= ON;endendON:beginif(k == 0)beginnext_state <= ON;endelse beginnext_state <= OFF;endendendcaseendalways @(posedge clk) beginif(reset)beginstate <= OFF;endelse beginstate <= next_state;endend// Output logicassign out = (state == ON);endmodule

题目描述5：

实现下面的摩尔状态机，下表是状态转移图，1输入1输出4状态。

Solution5：

module top_module(input in,input [1:0] state,output [1:0] next_state,output out); //parameter A=0, B=1, C=2, D=3;always @(*)begincase(state)A:beginif(in == 0)beginnext_state <= A;endelse beginnext_state <= B;endendB:beginif(in == 0)beginnext_state <= C;endelse beginnext_state <= B;endendC:beginif(in == 0)beginnext_state <= A;endelse beginnext_state <= D;endendD:beginif(in == 0)beginnext_state <= C;endelse beginnext_state <= B;endendendcaseendassign out = (state == D);endmodule

小结

今天先更新这五道题，主要是熟悉三段式状态机的编写。

若是代码有误请大家提醒我，我一定尽快改正。

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