在DC中使用tcl脚本综合和Formality一致性检查
Design Compiler工艺库的更换
通过上一节的基本操作,我们学会了如何使用design compiler综合一个电路,但是由于centos自带的库class中没有寄存器的相关映射,而导致综合失败,因此在eetop论坛上下载了新的库smic180,这个库需要的东西应有尽有完全可以满足此次实验内容要求:
因为工艺角的不同,区分为FF SS TT,这次就使用tipical当做库文件,相应的,我们在索引地址设置为新的库:
这次直接采用tcl脚本的方式来进行dc综合,脚本基本上没有任何变化,只是将周期设置为了10ns,没有设置最大扇出约束,像实验这样的小电路不用设置全部的DRC,在脚本文件打开终端输入source calendar.tcl即可执行tcl脚本文件。下面是时序报告和面积报告:
在时序报告中slack值为正,满足时序,面积报告相较于上一节大很多是因为换了工艺库,模型面积不同。最后综合完成也没有报错宣告综合结束。可以进行下一步一致性检查。
Formality一致性检查
一致性检查的作用是将dc综合后的网表文件和之前的rtl文件进行功能性对比,检查两者是否一致。
上图是一致性检查的脚本文件,通过脚本我们可以看到,
- 首先设置dc的地址。
- 其次读入Verilog文件,在这里library directory选择为rtl代码的文件夹地址,点击add,在选择library extension,输入 .v ,点击add,即可变成下图中效果,加载文件后设置为顶层模块。
- 接下来读入综合后的网表文件,以及工艺库文件,设置好顶层模块后就可以直接match和verify。(匹配时有没有读到的点是因为rtl设计中存在没有跑过的线)
最后我们可以在formality图形界面的命令栏中输入:history >calendar.fms生成脚本文件calendar.fms。方便以后直接运行脚本文件执行一致性检查。formality执行脚本文件的方法有二:
- 直接在终端输入 fm_shell –f calendar.fms
- 在formality图形界面的命令栏中输入:source calendar.fms
相关文章:
利用Verilog HDL规划一款电子表芯片(万年历)
在modelsim中对万年历进行代码覆盖率仿真
在CentOS中使用Design Compiler (DC) 图形界面/tcl脚本进行电路综合
在DC中使用tcl脚本综合和Formality一致性检查
使用VCS对电路进行后仿真
在DC中使用tcl脚本综合和Formality一致性检查相关推荐
- Vivado中的TCL脚本语言
本文介绍了Tcl在Vivado中的基础应用,希望起到抛砖引玉的作用,指引使用者在短时间内快速掌握相关技巧,更好地发挥Vivado在FPGA设计中的优势. Vivado TCL脚本语言 使用Tcl作为它 ...
- SQL Server 2008 安装过程中遇到“性能计数器注册表配置单元一致性”检查
今天虚机理安装SQL 2008 R2时出现了这个问题,之前都没有碰到过,回想安装前唯一的改动,就是在控制面板里将系统区域设置修改为"英语(美国)",改回去重新检查安装,一切OK. ...
- 数字IC设计随笔之七(TCL脚本编程入门)
TCL简介 TCL是Tool Command Language的缩写,主要应用在芯片设计领域中.TCL脚本程序是一系列命令构成的集合,在芯片设计工具中,便于流程化执行,提高效率. TCL语言与其它脚本 ...
- 使用TCL脚本读取配置文件
文章出处:51testing 作者:叶晖 兰海 发布时间:2006-03-17 摘 要:unix下使用TCL脚本读取配置文件:错误处理. 关键词:TCL.配置文件.unix 一.应用范围 在实际工作中 ...
- Qsys生成simulator时产生的tcl脚本建立仿真
用Qsys生成simulator时产生的tcl脚本建立仿真的过程: 对QSYS的仿真采用其自己生成的sim文件夹中的tcl脚本,不用自己在do文件中加入IP文件列表了,可以比较快速的建立qsys的仿真 ...
- vivado开发中的Tcl命令与脚本
vivado开发中的Tcl命令与脚本 引言 使用XPM源语仿真时报错 bit及ltx文件从impl文件夹中拷贝至工程路径 ModelSim 保存仿真波形 引言 记录整理本人在vivado开发中,学习与 ...
- Tcl/Tk脚本中执行Shell脚本
在Tcl/Tk脚本中执行Shell命令 set n 0 set x "*"while {$n < 10} {puts $xset x "$x"*set n ...
- Tcl与Design Compiler (二)——DC综合与Tcl语法结构概述
本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 1.逻辑综合的概述 synthesis = tra ...
- DC1+2: Tcl与Design Compiler (一二)——前言+DC综合与Tcl语法结构概述+DCT/DCG+wireloadmodel+Comments
DCbasic and TCL命令 本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 1.逻辑综合的 ...
最新文章
- python 错误之SyntaxError: Missing parentheses in call to 'print'
- .NET环境下有关打印页面设置、打印机设置、打印预览对话框的实现
- c#_Math.Sign()
- 正则表达式30分钟教程
- 百练OJ:2742:统计字符数
- VTK:图表之SideBySideGraphs
- LeetCode 2182. 构造限制重复的字符串(贪心、map)
- 活动安排问题的 动态规划和贪心算法
- 人工智障学习笔记——强化学习(4)时间差分方法
- wpf中的默认右键菜单中的复制、粘贴、剪贴等没有本地化的解决方式
- 玩转树莓派——游戏主机模拟器
- 【考研·收藏】考研数学常用希腊字母表(数学符号及读法大全)
- 2021年中国遗嘱人群画像情况(附子女情况、婚姻状况、学历、年龄、性别及各学历段人数分布)[图]
- Character Controller角色控制器组件
- CKA 报考指南与准备事项
- C语言中文网设计模式,C语言和设计模式(访问者模式)
- 关于微信jsapi 支付签名验证失败
- 微信版本android5.0,微信5.0官方下载-微信5.0 安卓版v8.0.3-PC6安卓网
- NeurIPS 2022 | 清华提出P2P:基于预训练图像模型的点到像素提示学习方法
- 解决Android 模拟机开机黑屏问题、npm内存溢出问题