基于国产FPGA 的MIPI硬核应用
受新冠疫情影响和原材料的供应，Xilinx和Intel等国外的FPGA大幅度涨价，Cyclone 4等以前几十的产品现在动辄1000加，这对于很多企业来讲是不能接受的。我国是世界第二大经济体，但是半导体行业行业一直是我们的软肋。我国的工业发展道路也并非一帆风顺，前有美国制裁中兴，后有华为、海康等，面对这种情况，我们急需构建国内国际双循环的半导体生态链。目前越来越多的国内企业选择国产FPGA替代已有产品，有些也在新的项目中采用国产FPGA，然而面对市面上的国产FPGA厂家，如何选用合适的产品是一个值得思考的问题。
我有幸选择了易灵思的FPGA，在这里，我想简单分享一些自己的心得。在选择FPGA这方面，首先除了非常重要的价格因素以外，还应该考虑是否拥有稳定的供应链，在哪里生产代工等，除此之外，对于广大的开发者，最好选用相对稳定的FPGA产品，比如询问已经出了多少PCS等问题；从逻辑开发工程师角度来讲，工具是不是便捷，操作是不是简单明了也是非常重要的。综上所述，我尝试选择了易灵思的产品，易灵思的产品在图像领域应用广泛，出货量大，并且给海康威视也有供货，其次芯片是中芯国际代工，供应链完整，可以保证出货，最后易灵思的开发工具界面清爽，没有多余的东西，并且不需要License，这样的话就不用经常发邮件申请License了，有时候经常耽误几天是很难接受的。
除此之外，在使用了一段时间Efinity软件之后，我发现该软件的时序约束非常简单，我建议使用Efinity软件新建好工程之后，先在Interface中做引脚分配、PLL配置以及使能相应的硬件资源，紧接着新建顶层并复制软件生成顶层的例子，新建约束文件并复制并修改软件生成的SDC文件中的约束，最后再开始做设计。通过以上描述，我们不难发现，传统的FPGA开发，引脚分配是在最后一步才做的，另外一些软件的时序约束并不好做，时序约束也作为一个重点经常是面试必考的问题，而用易灵思的工具，时序约束这部分做起来非常简单，生成的SDC大都是可以直接用的，这一点对于开发者来讲非常友好，说了这么多，下面我举个MIPI硬核的使用例子来简单熟悉一下。
首先MIPI根据物理层传输的不同，有好几种，这里仅介绍基于D-PHY的CSI接口。对于D-PHY来讲，有一对时钟线，数据线可能是1/2/4对差分线。在传输图像的时候采用LVDS传输数据，当没有图像的时候，原本差分的两条线处于单端模式，根据单端的状态来传输一些其他的信息，之所以采用这种做法，主要是为了降低功耗，在传输图像的时候通过LVDS传输，另外差分线可以抗干扰，且磁场耦合导致电磁辐射很低。
易灵思FPGA支持MIPI硬核接口，仅需要简单的配置参数就可以使用起来，Trion系列的产品，MIPI单条Lane支持到1.5Gbps，且支持RGB、YUV、RAW以及自定义格式，对于用户来讲，首先是如何正确配置MIPI参数，这部分需要参考官方mipi-utility-v1.3.xlsm，其次在正确配置MIPI的情况下，我们需要清楚，在发送的时候，用户侧发送的带宽要小于等于MIPI配置的带宽，而在接收数据的时候，我们用户侧的接收的带宽要大于等于MIPI配置的带宽，这样的话才可以保证MIPI正常工作。
接下来，我们看一下MIPI RX 的结构框图，如下所示：
如上图所示，左边是和硬件连接的部分，我们可以看到可以直接和MIPI接口相连接，右边的数据线总共分为三组，控制通道、图像通道和状态，这里介绍一个右边的用户侧信号，左边的因为是和硬件的摄像头相连接的，可以根据实际的硬件的连接到不同的MIPI通道上，另外可以在配置界面再配置通道的功能，比如交换p和n，这样方便PCB走线。下面是三组信号的简单介绍，如下：
图像信号：
状态信号：
注：实际的数据格式和错误状态寄存器请参考IP手册。
接下来，我们熟悉一下软件应用。
1、首先，打开软件新建工程，File->Create Project，然后选择器件型号和速度等级，并选择工程的存放位置和名字，点击确定，如下图所示。
2、单击Interface Designer，并添加一个RX的MIPI硬核，一个PLL和一个PLL输入引脚。
3、根据硬件原理图，配置PLL 和 分配引脚，如下图所示：
这里输入时钟是20M，输出两路，一路是100M的MIPI校准时钟，一路是像素时钟，这里的像素时钟取值多少要根据Lane速度或者输入图像的速率决定，像素时钟应该大于等于带宽/接收位宽。
注：每次输入后记得按回车，否则改了名字不会生效。
4、配置MIPI参数，如下所示：
根据硬件原理图选择用了哪个MIPI接口：
输入校准时钟和像素时钟名称，这里用的是PLL生成时钟的名字，直接复制过去即可：
使能错误状态寄存器等：
根据硬件选择数据Lane和时钟Lane，后面有可选交换p和n的，方便走线。
选择校准时钟频率，默认选择100M，同时有两个参数需要填写。
其中TCLK-SETTLE 和 THS-SETTLE 是D-PHY的两个参数，分别如下图所示，根据所用到的手册填入即可：
5、最后依次点击如下按钮，并确保没有错误，如果有错误，请查看引脚配置、PLL配置和MIPI配置等。
6、如果上述步骤没有问题，接下来就可以设计程序了，首先打开工程目录下的Overflow文件，可以看到一个.v文件和.sdc文件，然后在工程中新建一个top.v文件和top.sdc文件，并将生成的复制到新建的文件中，然后就可以设计自己的程序了，部分截图如下所示：
7、通过以上操作，一个MIPI CSI接收的IP就配置好了，并新建好了顶层和约束文件。最后就是整合自己的代码了。从上面可以看到，生成的顶层并不包含硬件的接口，这点和传统开发不一致，用户仅仅需要关注自己的设计即可，这点对于第一次接触易灵思软件的开发者来讲不易接受，但是这种硬核的做法可以让用户仅关注自己的逻辑代码撰写，将复杂的工作变得简单也是一种创新。
8、最终添加自己的代码之后，编译并生成bit文件下载进去，可以在线抓到部分波形如下图所示。
总结：
- 建议新建好工程后，先在Interface中使能用到的硬核资源，并配置IO；
- 部分硬件资源和物理层的接口在代码中都不可见，需要在Interface Designer中进行配置；
- PLL生成时钟的约束并不是传统的生成时钟的写法，写法类似引脚输入时钟；
- 约束文件和顶层建议参考生成的例子；
- 自顶向下，先使能外设，生成顶层，再设计子模块。
Tips：易灵思提供基于MIPI 硬核的RX 和TX环回Debugger Demo，可以非常方便的评估MIPI性能，客户可以在此基础上进行修改，并应用到到自己的项目中。如有需要，大家可以咨询他们的销售。
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