为什么PCB上的单端阻抗控制50欧姆
很多刚接触阻抗的人都会有这个疑问，为什么常见的板内单端走线都是默认要求按照50欧姆来管控而不是40欧姆或者60欧姆？这是一个看似简单但又不好回答的问题。在写这篇文章前我们也查找了很多资料，其中最有知名度的是Howard Johnson, PhD关于此问题的答复，原文可以详见如下链接：http://www.edadoc.com/cn/TechnicalArticle/show.aspx?id=817，相信很多人都有看过。
为什么说不好回答呢？信号完整性问题本身就是一个权衡取舍的问题，所以在业内最著名的一句话也就是：“It depends……”这就是没有标准答案，仁者见仁智者见智的一个问题。今天高速先生也就这个问题综合各种答复来简单总结下，在此也是抛砖引玉，希望更多的人可以从各自的角度出发总结出更多相关的因素。
首先，50欧姆是有一定历史渊源的，这得从标准线缆说起。我们都知道近代电子技术很大一部分是来源于军队，慢慢的军用转为民用，在微波应用的初期，二次世界大战期间，阻抗的选择完全依赖于使用的需要。随着技术的进步，需要给出阻抗标 准，以便在经济性和方便性上取得平衡。在美国，最多使用的导管是由现有的标尺竿和水管连接成的，51.5欧姆十分常见，但看到和用到的适配器/转换器又是 50欧姆到51.5欧姆；为联合陆军和海军解决这些问题，一个名为JAN的组织成立了，就是后来的DESC，由MIL特别发展的，综合考虑后最终选择了 50欧姆，并且特别的导管被制造出来，并由此转化为各种线缆的标准。此时欧洲标准是60欧姆，不久以后，在像Hewlett-Packard这样在业界占统治地位的公司的影响下，欧洲人也被迫改变了，所以50欧姆最终成为业界的一个标准沿袭下来，也就变成约定俗成了，而和各种线缆连接的PCB，为了阻抗的匹配，最终也是按照50欧姆阻抗标准来要求了。
其次，从加工可实现的角度出发，50欧姆实现起来比较方便。从前面阻抗计算公式可知，过低的阻抗需要较宽的线宽以及薄介质（或较大的介电常数），这对于目前高密板来说空间上比较难满足；过高的阻抗又需要较细的线宽及较厚的介质（或较小的介电常 数），不利于EMI及串扰的抑制，同时对于多层板及从量产的角度来讲加工的可靠性会比较差；而50欧姆在常用材料的环境下普通的线宽和介质厚度 （4~6mil）即符合设计要求（如下图一阻抗计算），又方便加工，慢慢的成为默认选择也就不足为奇了。
图一 阻抗计算
第 三，从损耗的角度出发，根据基本的物理学可以证明50欧姆阻抗趋肤效应损耗最小（摘自Howard Johnson, PhD的回复）。通常电缆的趋肤效应损耗L（以分贝做单位）和总的趋肤效应电阻R（单位长度）除以特性阻抗Z0成正比。总的趋肤效应电阻R是屏蔽层和中间 导体电阻之和。屏蔽层的趋肤效应电阻在高频时，和它的直径d2成反比。同轴电缆内部导体的趋肤效应电阻在高频时，和他的直径d1成反比。总共的串联电阻 R，因此和(1/d2+1/d1)成正比。综合这些因素，给定d2和相应的隔离材料的介电常数Er，可以用以下公式来使得趋肤效应损耗最小。
在任何关于电磁场和微波的基础书中，都可以找到Z0是d2，d1和Er的函数。
把公式2代入公式1中，分子分母同时乘以d2,整理得到
从 公式3分离出常数项( /60)*(1/d2),有效的项((1+d2/d1)/ln(d2/d1))来确定最小值点。仔细查看公式3的最小值点仅由d2/d1控制，和Er以及 固定值d2无关。以d2/d1为参数，为L做图，显示d2/d1=3.5911时，取得最小值。假定固态聚乙烯的介电常数为2.25，d2 /d1=3.5911 得出特性阻抗为51.1欧姆。很久之前，无线电工程师为了方便使用，把这个值近似为50欧姆作为同轴电缆最优值。这证明了在50欧姆附近，L是最小的。
最后，从电气性能的角度看，50欧姆的优势也是综合考虑之后的折中。单纯从PCB走线的性能来说，阻抗低比较好，对一个给定线宽的传输线，和平面距离越近， 相应的EMI会减小，串扰也会因此减小，同时也不易受容性负载影响。但从全路径的角度看，还需要考虑最关键的一个因素，那就是芯片的驱动能力，早期大多数芯片驱动不了阻抗小于50欧姆的传输线，而更高阻抗的传输线由于实现起来不便，所以折中采用了50欧姆阻抗。
综上所述：50欧姆作为业界的默认值有其先天的优势，同时也是综合考虑后的折中方案，但并不是说就一定要用50欧姆阻抗了，很多时候还是取决于与之匹配的接口，如75欧姆仍然是远程通讯的标准，一些线缆和天线都是使用的75欧姆，此时就需要与之匹配的PCB线路阻抗。另外还有一些特殊的芯片通过改善芯片驱动能力，来降低传输线的阻抗，以此得到更好的抑制EMI和串扰的效果，如Intel的多数芯片要求阻抗控制在37欧姆、42欧姆甚至更低，在此不再赘述。
参考：http://www.edadoc.com/cn/TechnicalArticle/Show.aspx?id=815；
http://www.edadoc.com/cn/TechnicalArticle/show.aspx?id=817
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芯片采用cc2530，电路中哪部分需要做50欧姆阻抗匹配？
芯片出来到天线，先进行巴伦变换和阻抗匹配，然后是低通滤波，最后连接天线。阻抗匹配要根据天线的阻抗来进行，一般单端天线都按50欧姆设计。PCB天线有50欧的也有不是50欧的，用哪种就进行相应的匹配。器件手册上的单端天线都是50欧姆设计，平衡偶极子天线就不同了，注意区分。
是巴伦电路，也就是平衡-不平衡转换（BALUN，BALance to UNbalance），这里一般是把100欧的差分阻抗转换成50欧的单端阻抗，以便匹配50欧的天线。
巴伦电路到天线馈点之间的这部分绿色框内的电路，是预留做滤波和微调匹配（网分仪配合史密斯圆图），这里的走线就要走50欧单端阻抗，顺便说一句，图中那两个电容的摆放应该有问题，不应该用分叉的方式。尽量保证整个走线的宽度一致，这里有个问题就是元件焊盘的大小影响，所以有个方法就是，计算阻抗时，调整层间距以使得50欧的线宽要等于或大于焊盘，这样最后整个50欧走线就是宽度一致了。顺便再说一句，阻抗匹配的目的是减少传输线上信号反射的影响，所以，如果这段走线很短的话，比如小于波长的1/10，应该可以不被视为传输线，阻抗匹配的要求就可以放低了，此时，尽量保持走线宽度一致，顺畅，避免拐角特别是90度拐角，更加重要。
至于天线，因为这种倒F天线是没有参考层的，所以也做不出50欧单端阻抗，其尺寸完全复制厂家的参考设计就可以了。
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