状态机fsm_Verilog专题（三十二）101 Sequence Recognition Mealy FSM（101序列识别状态机）...

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题目

实现一个Mealy型有限状态机，该机可以识别输入信号x上的序列“ 101”。FSM应该有一个输出信号z，当检测到“ 101”序列时，该信号将置为逻辑1，还应该具有低电平有效的异步复位。状态机中可能只有3个状态，因为FSM应该识别重叠的序列。

Module Declaration

module top_module (
input clk,
input aresetn, // Asynchronous active-low reset
input x,
output z );

我的设计

上一篇(三十一)文章介绍的是序列检测Moore FSM，本文介绍一下关于序列检测的Mealy FSM。关于一串数字的序列题目有很多，而且也大同小异，做法与本文类似。本题的序列比较短，因此状态机也比较简单，但是需要注意的是要识别重叠的序列，代码如下：

module top_module (    input clk,    input aresetn,    // Asynchronous active-low reset    input x,    output z );         localparam S0 = 0, S1 = 1, S2 = 2;    reg [1:0] state, next_state;    always@(*) begin        case(state)            S0: begin                if(x) next_state = S1;                else next_state = S0;            end            S1: begin                if(~x) next_state = S2;                else next_state = S1;            end            S2: begin                if(x) next_state = S1;                else next_state = S0;            end            default: begin                next_state = S0;            end        endcase    end        always@(posedge clk or negedge aresetn) begin        if(~aresetn) state <= S0;        else state <= next_state;    end        assign z = (state == S2 && x == 1) ? 1 : 0;     endmodule

结果正确！

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