Vivado中电路结构的网表描述

在vivado集成环境中，网表时对设计的描述，如网表由单元（cell）、引脚（pin）、端口（port）和网络（Net）构成。

（1）单元是设计单元

1、设计模块（Verilog HDL）/实体（VHDL）。

2、元件库中的基本元素（Basic Elements ，BLEs）实例。如LUT、FF、DSP、RAM等。

3、硬件功能的类属表示。

4、黑盒。

（2）引脚是单元上的连接点

（3）端口是设计的顶层端口‘

（4）网络用于实现引脚之间，以及引脚到端口的连接。

’

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