VCS仿真编译选项

1. 扩展选项
2. 自带编译选项

1. 扩展选项

1.   +vcs+line+wait：一直等待license。
2.  +maxdelays/+mindelays：使用SDF文件中最大延时/最小延时，maxdelay直接影响建立关系，mindelay直接影响保持关系。
3.  +nbaopt：删除非阻塞赋值语句中的延时。
4.  +neg_tchk：使能时序检查中的负延时。
5.  +nospecify:屏蔽路径延时和时序检查。
6.  +notimingcheck：不进行时序检查。
7.  +prof：在vcs仿真过程中生成vcs.prof文件，记录设计中最耗cpu时间的模块。
8.  +race：在vcs仿真过程中生成race.out文件，记录设计中所有的竞争冒险。
9.  +sdf_nocheck_celltype：SDF反标时不检查SDF文件中的celltype的一致性。
10. +sdfverbose：显示SDF反标时的详细告警和错误信息。
11. +vcs+flush+log：加速编译仿真时log文件缓存的刷新频率。
12. +vcs+initmem+0/1/x/z：初始化设计中所有存储器的值。
13. +vcs+initreg+0/1/x/z：初始化设计中所有寄存器的值。
14. +vpi：使能vpi。
15. +v2k：支持Verilog-2001标准。
16. +vc：支持在源代码中调用外部定义的C/C++函数。
17. +vcs+learn+pli：追踪当前仿真的ACC选项，记录在pli_learn.tab文件中，下次仿真时可用+applylearn来重新编译。
18. +warn=noRWSI：不显示报警信息。
19. +lint：显示lint信息。
20. +cli：使能CLI调试功能。
21. +incdir+directory+：可在指定的目录下搜索`include的文件，可通过+号来增加目录。
22. +error+n：指定编译时的最大报错数目。
23. +ntb_random_seed=$(seed)：指定种子号。
24. +UVM_VERBOSITY=$(pl)：指定UVM打印等级。

2. 自带编译选项

1.   -cm line+cond+fsm+tgl：指定覆盖率的类型，行覆盖率+条件覆盖率+状态机覆盖率+翻转覆盖率。
2.  -cm_hier：将覆盖率统计范围，限定在所指定的module层次。
3.  -cm_count：在统计是否覆盖的基础上进一步统计覆盖的次数。
4.  -cm_log：指定仿真中记录覆盖率的log文件名。
5.  -comp64：在64bit模式下对设计进行编译，并生成32bit格式的可执行文件用于32bit模式仿真。
6.  -debug：使能UCLI命令行和dve。
7.  -f <filename>：指定文件列表的文件名，文件中可包括源代码文件的路径和名称，也可以包括编译选项参数。
8.  -full64：在64bit模式下编译，生成64bit模式仿真的可执行文件。
9.  -j<number>：设定并行编译的进程数，j后面没有空格。
10. -Mdir=<directory>指定一个目录让vcs存储编译产生的文件，默认是csrc。
11. -ntb：使能ntb（Native TestBench），支持OpenVera的验证平台语言结构。
12. -timescale=1ns/100ps：仿真时间单位1ns，精度100ps。
13. -q：安静模式，屏蔽vcs的编译信息。
14. -R：在编译之后立即执行产生的可执行文件。
15. -s：刚开始仿真时即停止，一般与-R和+cli配合使用。
16. -V：使能verbose模式。
17. -v <filename>：指定verilog库文件。
18. -y <dir_path>：指定verilog库路径。
19. -vera ：指定标准的Vera PLI表文件和对象库。
20. -a <filename>：将仿真显示的log信息附在指定文件尾部。
21. -E <program>：执行指定的程序用来显示生成simv可执行文件时vcs使用的编译选项。
22. -sverilog：支持SystemVerilog。
23. -ucli：使能UCLI命令。
24. -vcd <filename>：指定VCD波形文件名，默认是verilog.dump，会被源代码文件中的$dumpfile覆盖。
25. -l <filename>：指定记录VCS编译和运行信息的log文件名。
26. -notice：显示详细的诊断信息。
27. -o <name>：指定编译生成的可执行文件的名称，默认是simv。
28. -Mupdate：增量编译（只编译在原工程中修改后的代码）。
29. -gui：仿真开始后启动DVE图形界面。
30. -verdi：使用verdi图形界面。
31. -assert dve：将assertion放入vpd文件中，并支持在dve中trace。
32. -assert report=DIR_PATH/xxx.report：指明assertion的report文件。
33. -assert svaext：根据形参执行不同的sequence时开启此选项

【注】：个人学习笔记，如有错误，望不吝赐教，这厢有礼了~~~

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