卷积神经网络minst的verilog实现

本设计基于verilog实现minst卷积神经网络。

在digital_recognition顶层文件下使用myram_28*28卷积层并调用。

编写testbench并在modelsim进行仿真。

在quartusII工程下建立，使用modelsim进行仿真。如下图所示：

顶层模块设计代码如下：

module digital_recognition #(
//参数
parameter [10:0] UP = 108,
parameter

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