11 EDA技术实用教程【时序电路的Verilog设计2】
1.同步与异步
⚫在数字电路中，同步是指输入信号和时钟有关，输入信号依 赖于时钟。
⚫异步是指输入信号和时钟无关，输入信号不依赖于时钟。
2. 异步时序电路的Verilog表述特点
没有单一主控时钟的时序电路，或系统中所有 的时序部件不随某个主控时钟同步接受时钟信 号达到状态同步变化的电路都属于异步时序电 路
3. 时钟过程表述的特点和规律
边沿触发型时序模块的Verilog设计，可以遵循 以下几个规律：
（1）如果将某信号A定义为边沿敏感时钟信 号，则必须在敏感信号列表中给出对应的表述， 如posedge A或negedge A; 但在always过程结构 中不能再出现信号A了。
（2）若将某信号B定义为对应于时钟的电平敏感的异步控制信号（或仅仅是 异步输入信号），则除了在敏感信号表中给出对应的表述外，如posedge B或 negedge B，在always过程结构中必须明示信号B的逻辑行为，如上面例中的 RST。特别注意这种表述的不一致性，即表述上必须是边沿敏感信号，如 negedge RST, 但电路性能上是电平敏感的。
（3）若将某信号定义为对应于时钟的同步控制信号 （或仅仅是同步输入信号），则绝不可以以任何形式出 现在敏感信号表中，如下面例子中的RST
（4）敏感信号列表中不允许出现混合信号。敏感 信号表一旦含有posedge或negedge的边沿敏感信号 后, 所有其他普通变量都不能放在敏感信号表中了。
（5）若定义某变量为异步低电平敏感信号，则在 if条件语句中应该对敏感信号表中的信号有匹配的 表述，以下三种表述方式都是正确的：
（6）不允许在敏感信号表中定义除了异步时序控 制信号以外的信号。在下面的例子中，如果试图使 用以下的表述是错误的
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