基于ADS54J60的JESD204B调试心得-fanfanStudio
前言
一、参数计算
二、配置ADS54J60
三、Vivado2017.4生成JESD204B IP
总结
前言
本文主要通过调试TI的ADS54J60的实JESD204B的接口
一、参数计算
通过调试TI的ADS54J60的JESD204B的接口，对其调试过程做以下记录，我使用的AD采样系统是由一块Xilinx V7 FPGA，一块ad9516做时钟，两块ADS54J60作为ADC主要参考文档为：官方器件手册ADS54J60.pdf、AD9516.pdf和vivado IP手册pg066-jesd204.pdf，整个调试过程主要是对AD采样器件的时钟进行划分，对其相应的寄存进行配置，FPGA这边是采用vivado做开发，使用其自带的JESD204B的ip生成对应的接口。
以800M采样作为示例
首先划分时钟，采样时钟800MHz，ADS54J60设置LMFS为8224模式，如图1所示
L = 8
M= 2
F = 2//每帧的八位字节数
S = 4//每帧的采样数
首先确定lane rate，ADS54J60是16bit采样精度，jesd204b传输用8b/10b方式，则serial line rate =20bit*800M/4=4Gbit。
根据图2所示，sysref在1MHz到5MHz范围，取K=10，N=3，可以算出sysref=800M/4*10/23=2.5MHz
根据图3所示glblclk时钟4Gbit/40 = 100MHz
根据图4，图5，图6 采用refclk as core clock的方式，即
Refclk = glblclk = 100MHz
图6是在LMFS=8224模式下的frame
注：如图7，ADS54J60采样时钟如果小于500MHz以下就不能使用8224模
综上得出时钟分配如下
|
参数 |
数值 |
备注 |
|
LMFS |
8224 |
F=2 |
|
Fs |
800MHz |
|
|
Sysclk |
100MHz |
|
|
Glblclk |
100MHz |
sysclk 与 glbclk共用一个时钟源 |
|
K value |
10 |
Hex = 0x09 |
|
SYSREF |
2.5MHz |
N=3 |
根据如上设参数对AD9516进行配置产生时钟，在此不再详述。
二、配置ADS54J60
Add+data 共24bit 其中前四位的最高位是W/R标志位，后三位是bank and page选择位，需要注意的是，如果要写入不同bank and page的数据，那么每次就得去切换不同的bank and page，读取亦如此，具体可以参考实际代码，如图8所示
注：SCLK<2MHz
参考图9顺序对ADS54J60进行配置，同一个page数据可以一次配置。相关配置字参考表1。
三、Vivado2017.4生成JESD204B IP
如图10、图11 生成JESD204B IP
进入配置界面，配置参数参考表1
注sysref和scr都是ON，对应配置ADS54J60同样也是on
所有参数都配置好后生成IP，然后在如图16，产生example design，打开对应的工程，复制出jesd204b_support.v到自己的工程里面，然后例化，然后将所需的代码依次从example中拷贝出来，记住每次进行大的改动需要重新再去拷贝。
注：vivado需要单独安装的jesd204 IP的license
最重要的一点是官方的example中jesd204b_clocking.v需要做如下修改，如图17，此次项目采用refclk和glblclk共用一个外部时钟，而且glblclk和官方使用方式不同，所以作此修改。如果时钟正常jesd204b_support下的rx_core_clk_out会输出对应的时钟，做测试是的时候为了方便观察JESD204B是否接通，可以将rx_sync接到LED，如果rx_sync=1则说明jesd204b接通了，此时可以加载ila进行观察rx_tdata数据。
总结
JESD204B的通信接口主要是各个时钟的分配以及寄存器的配置，还有V7这种FPGA的高速接口的使用，必须保证各个时钟的正确性，再去ADS54J60的配置是不是和IP的配置对应上。还有就是不要偷懒，比如你要配置两个ADS54J60，那就例化两个模块，不要用assign sclk_2 = sclk_1;这种方式。
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