Verilog 语言2选1数据选择器

一、测试模块

//===============test module==================//module mux2to1(a,b,sel,out);input a;    //数据输入端ainput b;    //数据输入端binput sel;  //数据选通控制端output out; //数据输出端wire a1, b1, selnot;//门级判断//not (selnot, sel);and (a1, a, selnot);and (b1, b, sel);or  (out,a1,b1);endmodule

二、testbench

//============testbench==============//`timescale 1ns/1psmodule mux2to1_tb;
//激励信号定义，对应接到testmodule的输入端口reg signal_a;reg signal_b;reg signal_c;//待检测信号定义，对应接到testmodule的输出端口wire signal_out;//例化testmodulemux2to1 mux2to1_0(.a(signal_a),.b(signal_b),.sel(signal_c),.out(signal_out));//产生激励initial begin signal_a=0; signal_b=0; signal_c=0;#100;//延时100nssignal_a=0; signal_b=0; signal_c=1;#100;signal_a=0; signal_b=1; signal_c=0;#100;signal_a=0; signal_b=1; signal_c=1;#100;signal_a=1; signal_b=0; signal_c=0;#100;signal_a=1; signal_b=0; signal_c=1;#100;signal_a=1; signal_b=1; signal_c=0;#100;signal_a=1; signal_b=1; signal_c=1;#200;$stop;end initial $monitor ($time,"signal_a=%signal_b signal_b=%signal_b signal_c=%signal_b signal_out=%signal_b",signal_a,signal_b,signal_c,signal_out);endmodule

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