Verilog练习二【串行加法器】（附公式推导）

串行加法器由多个1位全加器串联构成，如下图所示，每个1位全加器包含3个输入和两个输出，其中c[i]是进位输出。

根据上图，列出1位全加器的真值表：

A	B	Ci	So	Co
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

根据真值表，写出so和co的最小项逻辑表达式（标准与或式），就是将输出为1的相加
So=AˉBˉCi+AˉBCiˉ+ABˉCiˉ+ABCiSo=\bar{A} \bar{B}C_i+\bar{A}B\bar{C_i}+A\bar{B}\bar{C_i}+ABC_i So=AˉBˉCi+AˉBCiˉ+ABˉCiˉ+ABCi
Co=AˉBCi+ABˉCi+ABCiˉ+ABCiCo =\bar{A}BC_i+A\bar{B}C_i+AB\bar{C_i}+ABC_i Co=AˉBCi+ABˉCi+ABCiˉ+ABCi
根据表达式编写代码如下：

module adder_1bit (a,b,ci,so,co);input a,b,ci;output so,co;assign so = (~a && ~b && ci) || (~a && b && ~ci) || ( a && ~b && ~ci) || ( a && b && ci);assign co = (~a && b && ci) || (a && ~b && ci) || ( a && b && ~ci) || ( a && b && ci);
endmodule

将1位全加器串联即可得到多位串行加法器。比如实现2位加法器，代码如下：

module adder_top(a,b,ci,co,so);input [1:0] a;input [1:0] b;input ci;output [1:0]so;output co;wire wi;adder_1bit adder_1bit0(.a(a[0]),.b(b[0]),.ci(0),.so(so[0]),.co(wi));adder_1bit adder_1bit1(.a(a[1]),.b(b[1]),.ci(wi),.so(so[1]),.co(co));
endmodule

综合后的RTL视图如下：

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