问题描述:

In a simple IP Integrator design containing a MIG 7series IP, an error message similar to the following occurs when I run synthesis in the Vivado tool:

netlist_1open_run synth_1 -name netlist_1
[Designutils 20-1281] Could not find module 'mb_design_mig_7series_1_0'. The XDC file C:/project/mb_system/mb_system.srcs/sources_1/bd/mb_design/ip/design1_mig_7series_1_0/design1_mig_7series_1_0_board.xdc will not be read for this module.
[Project 1-486] Could not resolve non-primitive black box cell 'design1_mig_7series_1_0' instantiated as 'mig_7series_1' ["C:/project/mb_system/mb_system.srcs/sources_1/bd/design1/hdl/mb_design.vhd":4951]

这个问题的出现有两种可能:

第一种:是因为尽管生成了这个IP,但是最后在工程综合的时候,屏蔽掉了这个IP,并没有使用这个IP,这时候最终工程综合完成后,会报上面的严重警告,这时可以忽略这个问题,因为并没有使用这个IP。

第二种:使用了这个IP,但是报上面的严重警告,就说明了出错了,不能够忽略这个问题。解决的办法就是清除掉IP的生成文件,然后重新生成一次IP。

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