【 FPGA 】设置输出延迟（Output Delay）

上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看：

在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。

由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。

下面分析静态时序路径：

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