引发可见性

case1：处理器将数据写入到写缓冲器，发送invalidate消息到总线bus，就认为成功了。此时数据并未到高速缓存中。

case2：处理器1在嗅探到invalidate之前，就去读取高速缓存的数据。如果有，就从自己高速缓存中取出旧值；如果没有，就发送read消息，去处理器0的高速缓存读。处理器0提供的就是旧值。

case3：处理器1收到invalidate消息，放到无效队列。还没来得及将自己的数据状态设为 I过期。此时读，就是旧值

原因：写缓冲器+无效队列导致的。写数据不一定立马写入自己的高速缓存或主内存，只写入到了写缓冲器；读数据不一定立马从别人的高速缓存或主内存刷新最新值过来，invalidate消息还在无效队列。

引发有序性

case1：StoreLoad重排序

int a = 0;
int c = 1;//线程1：
a = 1; //写操作，Store
int b = c; //读操作，Load

Store写入到了写缓冲器，紧接着执行Load。此时其他线程读不到 “a = 1”，好像是写操作未执行。然而读操作成功了。

明明顺序是读、写，表现出来的确实写、读

case2：StoreStore重排序

int a,b=0;a = 1;
b = 2;

有可能a原本的状态是S共享，说明其他人都在用，于是写入到了写缓冲器，发invalidate、收invalidate ack…最后再写入高速缓存。

b原本状态是独占，说明我有锁，别人的都过期了。于是未到写缓冲器，直接写入到高速缓存。反正别人也无权限

这样一来，其他处理器能立马看到b的新值、a的旧值，仿佛第二个写操作先执行、第一个后执行。

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