DDR3 数据传输 （三）
目录
前言
一、地址映射
二、命令路径
三、写路径
四、读路径
五、内存刷新
六、ZQ校准
参考说明
前言
前两篇文章主要介绍 MIS IP的配置（非AXI4）以及用户接口各信号的含义。本文将继续介绍DDR3数据传输过程的读写时序问题。
前情回顾：
1、DDR3 数据 传输 （一）
2、DDR3 数据 传输 （二）
建议PC端食用~
一、地址映射
地址空间有两种方式：
1、Bank- Row-Column
2、Row-Bank-Column
方式的选择由字符参数：MEM_ADDR_ORDER控制，参数为 BANK_ROW_COLUMN 时，地址空间为方式1，参数为 ROW_BANK_COLUMN 时，地址空间为方式2。参数为 TG_TEST 时，地址映射仅用于测试目的。它使地址重新映射能够测试对DRAM不同部分的地址访问。它重新映射地址，重新映射在控制器的UI部分中完成。
举例说明：
行地址位宽：15，列地址位宽：10，BANK位宽：3 地址映射方式为: ROW_BANK_COLUMN
二、命令路径
当用户逻辑侧的 app_en 信号和 MIS IP核的UI块输出的 app_rdy 信号同时有效时，用户发出的命令（读或者写）被 IP核接收，并且写入 命令 FIFO中等待被执行。但如果 app_rdy 信号无效，那么用户发出的命令将不被IP 核接收。如下图所示，用户需要一直保持 app_en信号、地址信号、命令信号有效直到 app_rdy 信号有效，将命令以及地址接收。下图中，app_cmd信号、app_addr信号、app_en信号一直保持3个时钟周期同时有效，直到第三个时钟周期时，app_rdy信号输出有效才将命令信号、地址信号接收。
非连续的写命令如下图所示，对应有三种不同情况：
- 写的数据和与之对应的写命令同时有效；
- 写的数据出现（有效）的时刻早于写命令一个时钟周期；
- 写的数据出现（有效）的时刻晚于写命令，但是不能超过两个时钟周期；
三、写路径
当 app_wdf_wren 和 app_wdf_rdy 均有效时（握手），写入的数据将被寄存在写FIFO中。如果 app_wdf_rdy 信号输出无效（低电平），用户需要保持 app_wdf_wren 和 app_wdf_end 高电平 以及 数据 app_wdf_data 有效，直到 app_wdf_rdy 信号输出有效。
上图中，内存的突发类型为 BL8（突发长度为8，即连续写入8个数据），2：1模式 和 4：1模式 指的是在配置MIS IP的GUI界面选择的DDR3时钟频率与FPGA内部逻辑时钟频率之间的比例。 app_wdf_end 信号必须在写突发模式结束时拉高。对于内存突发类型为 BL8，2：1 模式下，app_wdf_end 信号必须在第二个写数据字拉高（如图1-76）。
※ 以8位内存、突发类型为 BL8 ，4：1模式为例，如果应用接口处的64位数据是：0000_0806_0000_0805（16进制），那么在外部DRAM接口处的数据如下图所示。
在不同时钟边沿的数据为：
※ 以8位内存、突发类型为 BL8 ，2：1模式为例，应用数据位宽为32位，第一个周期发送的数据是：0000_0405（16进制），第二个周期发送的应用数据是：0000_080A（16进制）如下图所示，64位的用户数据必须用两个时钟周期发送。
对应的外部DRAM接口的数据为：
总结：
1、突发类型与模式（2：1或4：1）之间没有任何关系，对于BL8（Burst Length eight）,突发长度为8，仅仅表示一次性连续写入数据（app_wdf_data）的周期个数。
2、假设 app_wdf_data 位宽为 WIDTH_DATA；选择的模式为 MODE （MODE=2或4）；DDR3的存储单元位宽 WIDTH_DDR3 （一般来说等于8或16），在DDR3存储单元位宽等于GUI界面（Controller Options 页面）设置的数据位宽（Data Width）的前提下，位宽则有如下关系成立：
WIDTH_DATA = MODE * WIDTH_DDR3 * 2
再假设 Controller Options 页面设置的数据位宽为：WIDTH_USER，则通用的表达式为：
WIDTH_DATA = MODE * WIDTH_USER * 2
3、详细解释一下 app_wdf_end 信号拉高的条件，该信号表面含义指的是在最后一个周期数据（app_wdf_data）传输时，拉高。那么何为最后一次？如何把握？
技术文档原话：The app_wdf_end signal must be used to indicate the end of a memory write burst.
意思是，在一次内存突发写的末尾将该信号，拉高，那么何时是一次突发写结束？对于存储单元位宽为8位的DDR3来说，BL8的突发模式下，一共需要写入8*8=64位，对于app_wdf_data为64位的情况，写的第一次即是最后一次，对于app_wdf_data 为32位的情况，写的第二次即使最后一次。（认真对比图1-76 和1-77的相关信号 特别是 app_wdf_end 信号）
四、读路径
IP 的UI块 会把用户侧请求的读数据按照请求的顺序进行数据输出。当 app_rd_data_valid 拉高时，UI输出的数据为有效数据。如下图所示：
app_rd_data_end 信号在一次 突发读 操作结束时拉高。但是对于 用户侧的逻辑不是那么必要。
读取的数据会按照 请求的地址顺序进行输出。如下图所示：
五、内存刷新
用户逻辑需要通过将 app_ref_req 信号拉高一个时钟周期，来发起一次内存刷新请求。IP 核中 内存控制器模块（Memory Controller）向物理层（PHY）发送刷新指令后，物理层会将 app_ref_ack 拉高一个时钟周期来响应刷新请求。 在 app_ref_ack 信号应答之后，才可以发送第二次刷新请求。时序逻辑如下图：
六、ZQ校准
用户逻辑需要通过将 app_zq_req 信号拉高一个时钟周期，来发起一次内存ZQ校准请求。IP 核中 内存控制器模块（Memory Controller）向物理层（PHY）发送ZQ校准指令后，物理层会将 app_zq_ack 拉高一个时钟周期来响应ZQ校准请求。 在 app_zq_ack 信号应答之后，才可以发送第二次ZQ校准请求。时序逻辑如下图：
参考说明
【1】Zynq-7000 SoC and 7 Series FPGAs MIS v4.2
【2】图取自官方文档 ☝
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