任务要求

根据所学的时序逻辑及数字电路的知识完成计数器的设计，验证同步16进制计数器的功能，进一步熟悉 Verilog HDL 文本设计流程，掌握时序电路的设计仿真和测试方法。完善计数器电路的功能描述风格Verilog HDL 代码。

编程要求

为了完成计数的任务，完善编程模块设计代码，编写的程序要能根据不同的输入得到满足同步16进制计数器真值表的逻辑输出。

源代码

测试平台：EduCoder

module count_test(en,clk,clr,cout,outy);
input en,clk,clr;
output [3:0]outy;
output cout;
reg [3:0]outy;
always @ (posedge clk or posedge clr)
// 请在下面添加代码，完成16 进制计数器功能
/* Begin */begin if(clr) outy<=4'b0000;else if(en) begin if(outy==4'b1111)  outy<=4'b0000;else outy<=outy+1'b1;endendassign cout=((outy==4'b1111)&en)?1:0;
/* End */
endmodule

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