集成电路设计的时钟方案

时钟方案
原则---- 时钟区域的数量和时钟频率必须经过论证，对下面两点的论证尤其重要：
●    所需的时钟周期和相关的锁相环
●    对系统其余部分提供接口所需的外部时钟
方案1---- 尽量少使用时钟区域。两个不同步的时钟相互影响，他们会在同一个模块中
起作用，这种情况应尽量避免。理想情况下，一个模块应只由需要有一个时钟区域转换
到另外一个时钟区域的触发组成。两个时钟区域之间的接口模块的设计应避免亚稳态的
出现。
方案2---- 如果使用锁相环提供片内时钟，同时也必须提供锁相环的禁止和启动。启动
使得芯片测试和调试变得更加容易，并大大方便了系统模拟的硬模块设计人员。
  3、2、4 复位
原则—— 芯片最本的复位方案必须经过论证。下面问题的论证尤其重要：
●    复位是同步还是异步的
●    是外部还是内部的上电复位
●    是否有多个复位（软件复位于硬件复位）
●    对于调试目标，是否每个宏都是可单独复位的
同步和异步复位都有自己的优、缺点。

同步复位
●    是否易于综合—— 复位只是设计的另外一个同步输入
●    需要独立运行的时钟，特别是在上电，复位发生的时候
异步复位
●    不需要独立运行的时钟
●    是否更难执行—— 跟时钟一样，复位是个特殊的信号。再布  局布线时经常插入
缓
冲树。
●    必须同步撤销插入，以确保所有脉冲在同一时钟退出复位状态。否则，状态即将复
位
为非法状态。
●    进行静态时序分析，基于循环的仿真越困难，并使得测试结构的自动插入越困难。

同步时钟复位的主要问题是复位三态总线。在上电时，三态总线必须马上复位，
防止多个驱动器驱动总线。为解决这个问题，我们推荐用户不要使用三态总线。三态总
线需要有精细的物理设计以确保在同一时间只有一个驱动器是使能的。并确保总线在操
作时不浮动。（浮动的总线会导致电压的波动，从而引起接受器中电流的波动）

因为在目标芯片的环境中并不能保证没有三态总线，许多IP供应商在设计IP时
，一
般都选用异步复位。
3、2、5时序例外与多周期路径
一般来说，重用的标准模型是针对完全同步系统。必须避免异步信号和其他的时序例外
，他们会使得芯片级的集成变难。优化工具---综合与时延驱动布局布线---在异步设计
中运行的较好。时钟频率确定之后，这些工具的运行可以确保从一个触发到另一个触发
的每一个路径都满足时序的限制。这个模型的任何例外，包括所有的异步信号、多周期
路径以及无需满足此时钟限制的测试信号，都必须标志出来。否则，优化工具将集中于
优化这些（错误的）长路径，而不是真正需要优化的时序路径。标志这些例外情况是由
人工完成的，易于出错。经验表明，这些例外情况越少，综合与物理设计的结果越好。

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