网口接口电路的EMC设计

关键芯片的EMC设计 原因说明： 信号的传输延时小于信号上升沿的1/6时，不是传输线，可以不用增加匹配电阻；当大于信号上升沿的1/6时，则为传输线，需要加匹配电阻。 同上。 芯片手册如果有相应的EMC策略，应采用； 芯片手册通常会给出电源、地平面的分割处理方法； 也会给出电源滤波的方案； 也会给出特殊需要处理信号的EMC策略。 关键芯片的EMC设计 原因说明： 电源转换芯片输入输出端应并联BULK电容(公式)和去耦电容； 应根据芯片所驱动的负载来估算BULK电容的容值； 去耦电容通常用0.1uF，或0.01uF； A/D、D/A芯片的数字电源和模拟电源进行滤波；地的处理依据芯片手册进行； 电源、地均不隔离，PCB处理时可以通过单点相连，也可直接相连； 电源隔离，地不隔离； 电源、地都隔离； 隔离方式依据芯片手册进行，如没有推荐，则不隔离。 硬件电路EMC设计关键点 电源部分的EMC设计； 接口部分的EMC设计； 关键芯片的EMC设计； 晶体和晶振的EMC设计； 连接器及接插件的EMC设计； 地的处理； 复位、拨码和指示灯电路的EMC设计。 晶体和晶振的EMC设计 遵循原则： 时钟信号串接匹配电阻，匹配电阻选取合适(详细请查看连接)； 晶体外壳要做接地设计； 时钟信号分叉时在分叉后每路都设置匹配电阻，匹配电阻靠近时钟芯片；T型网络，或采用末端匹配； 时钟芯片电源管脚采用LC滤波电路或者PI滤波电路 晶体和晶振的EMC设计 原因说明： 时钟信号串接匹配电阻，匹配电阻选取合适(详细请查看连接)； 同关键芯片的匹配电阻选取方法； 晶体和晶振外壳要做接地设计； 晶体要额外设计接地点，并在PCB表层铺铜，将晶体外壳连接到地； 晶振本身有接地管脚，与晶振外壳相连，将接地管脚接到GND； 晶体和晶振的EMC设计 原因说明： 时钟信号分叉时在分叉后每路都设置匹配电阻，匹配电阻靠近时钟芯片；T型网络，或采用末端匹配； 对于时钟信号一分二使用，要在始端进行一分二，分别接匹配电阻； 晶体和晶振的EMC设计 原因说明： 时钟芯片电源管脚采用LC滤波电路或者PI滤波电路 时钟电源滤波可以采用?型或LC滤波。 时钟输出采用始端串联阻抗进行匹配，阻值通常为33?，阻值可以根据实际情况调节。 时钟电源滤波 时钟电源滤波可以采用LC型滤波。串接磁珠，并联两个电容到地，小电容0.1?F放在电源管脚，10 ?F电容放在小电容旁边。磁珠通常选择编码曲线如下： 硬件电路EMC设计关键点 电源部分的EMC设计； 接口部分的EMC设计； 关键芯片的EMC设计； 晶体和晶振的EMC设计； 连接器及接插件的EMC设计； 地的处理； 复位、拨码和指示灯电路的EMC设计。 连接器及接插件的EMC设计 遵循原则： 接插件，和排线等，采用地----信号----地-----信号-----地排列方式，最少2－3个信号一个地，间隔排布； 接插件，和排线等，采用地----电源----地-----电源-----地排列方式，一个电源一个地，间隔排布； 接插件，或排线等，空闲管脚定义为地； 接插件，或排线等，不同类型信号以地间隔排布； 端口插针定义时敏感、重要和高速信号线要远离电源线 接插件管脚定义时，应考虑到PCB布局和布线的方便性，避免随意定义，导致后期布局布线错综交叉； 需用长线或排线引出的电源，应在引线两端口就近并联BULK电容或去耦电容； 板间通讯线应靠近端口串磁珠滤波； 连接器为塑胶件时，应避免塑胶件连成一片，导致结构开孔过大，应在各个塑胶件间增加横梁，减少大开孔，保证结构由连接器造成的开孔长度小于3cm； 连接器及接插件的EMC设计 原因说明： 接插件，和排线等，采用地----信号----地-----信号-----地排列方式，最少2－3个信号一个地，间隔排布； 信号紧邻地会大大增强EMC性能； 接插件，和排线等，采用地----电源----地-----电源-----地排列方式，一个电源一个地，间隔排布； 接插件，或排线等，空闲管脚定义为地； 减小回路面积； 增加去耦； 连接器及接插件的EMC设计 原因说明： 接插件，或排线等，不同类型信号以地间隔排布； 端口插针定义时敏感、重要和高速信号线要远离电源线 避免信号间的串扰； 避免强辐射信号引起干扰； 避免敏感信号受到干扰； 连接器及接插件的EMC设计 原因说明： 接插件管脚定义时，应考虑到PCB布局和布线的方便性，避免随意定义，导致后期布局布线错综交叉； 导致PCB布板时不能整块割一个地，而必须采用引线方式来解决； 连接器及接插件的EMC设计 原因说明： 需用长线或排线引出的电源，应在引线两端口就近并联BULK电容或去耦电容； 增加电源、地之间的回路面积和去耦； 连接器及接插件的EMC设计 原因说明： 板间