Design of Analog CMOS Integrated Circuits Chap5(Razavi)

Current Mirrors and Biasing Techniques

Basic Current Mirrors

基本思想是两个管子Vgs相等则Id之比等于尺寸之比
With the aid of these observations, we can understand why a circuit such as that in Fig. 5.6 does not perform current copying. Here, Vb is not caused by IREF, and hence Iout does not track IREF

每一级的电流copy都会由于mismatch引入误差，积累起来不可接受，因此应该减少级联电流镜copy电路的级数
电流镜的L参数通常相同，为了减少side-diffusion of the source and drain areas带来的LD误差

Leff=Ldrawn−2LDL_{eff}=L_{drawn}-2L_{D}Leff=Ldrawn−2LD
产生2IREF和IREF/2的示例

电流镜也能起到成比例放大电流的作用

Cascode Current Mirrors

由于沟道长度调制效应，上述电流镜复制的电流会有一定的误差。可以用Cascode结构保证两个管子Vds相同，在电流成比例的假设前提下，Cascode管的Vgs相同，使得电流镜两管的Vds相同，验证了电流成比例的假设。
Cascode管的L应为最小值，这样可以用最小的W实现。电流镜两管的L值应该稍大些，这样可以减少沟道长度调制效应、mismatch和flicker noise的影响
输出端消耗的电压裕度为Vgs+Vds，由于Vds2=Vds1=Vgs1，为了减小这一裕度消耗，要使输入管的Vds1=Vgs1-Vth1，可以通过在输入管漏极串联一个电阻来实现，缺点是由于PVT影响，难以实现这样精确的电阻。改进方法是将这个电阻换成一个晶体管，形成低压Cascode电流镜结构

偏置电压Vb=Vgs1+Vds0如何产生？

Active Current Mirrors

能处理signal的结构即称为active

仅作为负载的passive current source

能处理信号的active current mirror

大信号分析
- 上述五管放大器结构的输出电压取决于Id2与Id4的差。在适当选择尺寸和Iss的前提下，能通过push-pull操作（一个输入管关闭一个输入管0电流）实现rail to rail输出。因此通常用这种结构实现单端大摆幅转换。
- 在perfect symmetric的情况下，输入信号相等时电路中各对应节点的电压都相等。但是实际存在asymmetric问题，输入共模信号时两边电流不相等，由于输出电压取决于两边电流的差，导致输出电压变化很大，影响电路性能。因此一般不用这种结构放大小信号。
小信号分析
- Av,DM=gm1(rO1∣∣rO4)2gm4rO4+12(gm4rO4+1)≈gm1(rO1∣∣rO4)A_{v,DM}=g_{m1}(r_{O1}||r_{O4})\frac{2g_{m4}r_{O4}+1}{2(g_{m4}r_{O4}+1)}\approx g_{m1}(r_{O1}||r_{O4})Av,DM=gm1(rO1∣∣rO4)2(gm4rO4+1)2gm4rO4+1≈gm1(rO1∣∣rO4)
  
  存在一点小误差
- 输入共模信号改变，由于沟道长度调制效应，电流镜copy有误差，输出电流会有略微改变，因此存在
  
  AvCM≈−11+2gm1,2RSSgm1,2gm3,4A_{v}^{CM}\approx -\frac{1}{1+2g_{m1,2}R_{SS}}\frac{g_{m1,2}}{g_{m3,4}}AvCM≈−1+2gm1,2RSS1gm3,4gm1,2
- 相比于电流源做负载的CS组态单管，五管结构消耗更多电流来达到同样的增益，好处是对CM噪声不敏感，消除偶次谐波失真
- 即使有perfect symmetric，CMRR is still finte，高频时CMRR更显著，因为高频时尾电流源的到地电容会提供低阻通路
- 跨导mismatch会使CMRR恶化
- PSRR≈1PSRR\approx 1PSRR≈1,much worse than its fully differential counterpart(PSRRDM≈0PSRR_{DM}\approx 0PSRRDM≈0)

Biasing Techniques

CS Biasing
- 最基本的思想：
  - Vin到X节点呈现高通特性，要求X点贡献的极点频率小于Vin最小频率，意味着CB有时候很大，占用面积；
  - 为什么要连接一个RB？书上没说明白，TODO 交流分量通过大电容耦合，直流分量通过大电阻耦合
  - 大的RB可以用一个工作在深线性区（Vds很小，可以认为MOS管是一个电阻；为什么不工作在饱和区？饱和区的电阻主要来自于沟道长度调制效应，等效电阻比线性区小）、Vov较小（增大导通电阻）、W/L值很小的MOS管实现
  - 工作在深线性区意味着Vgs要得到精确控制，避免因为PVT因素关断
  - 其次，VB应该由一个电流源通过diode connected MOS产生，要求这个电流很小，避免消耗太多功耗（<10%)
  - 高频下CB的寄生参数会对信号通路有很大影响
- 改进后的偏置电路如下：
  
  Ron,R=(W/L)C(W/L)R1gm,CR_{on,R}=\frac{(W/L)_{C}}{(W/L)_{R}}\frac{1}{g_{m,C}}Ron,R=(W/L)R(W/L)Cgm,C1，令(W/L)c尽量大，(W/L)r尽量小
- 多级放大器各级输入与输出之间没有用capacitive coupling，而是直接相连，这样前一级输出的直流电压若因为PVT参数改变，会直接影响后一级的偏置情况（那为什么不每一级都capacitive coupling，各自独立确定直流输入电平呢？这样前一级不用考虑输出摆幅，电压裕度很大。可能是太繁琐或者功耗太大了？）
- CS Stage with Current-Source Load
  - 负载和输入管各自独立偏置的话两者导通电流会冲突，这样可能会改变晶体管工作区来强行使电流相等。
  - 可以让负载电流源由输入管的电流来偏置（self-biasing）也不是完全的diode connected，因为Vgs!=Vds（我觉得这里很奇怪，理论上是要让电流源负载的Vb由输入管电流来控制，但是实际上RG还是设计者选的，这和直接偏置Vb有什么区别？TODO）
  - 电流源自偏置没太看懂，感觉和diode connected load没什么区别，可能就是可以从那个Rg电阻中抽一部分电压出来，增大输出电压摆幅，感觉没有解决电流源负载，两者电流冲突的问题。电压摆幅计算也没看懂 TODO
- Complementary CS Stage（CS Stage with active current source 问题与本篇第一个TODO差不多
CG Biasing
- CG组态需要一个偏置电流确定工作状态，难点在于输入管的可以通过类似低压Cascode电流镜的结构实现：

Source Follower Biasing

Differential Pair Biasing

为了保证输出电压摆幅和尽量增大增益，差分对的输入共模电压一般尽量小（本征增益与ID\sqrt{I_{D}}ID成正比）。多级差分对直接连接即可，为了改善performance也可以用capacitive coupling的方法。

RazaviChap5

Design of Analog CMOS Integrated Circuits Chap5(Razavi)

Current Mirrors and Biasing Techniques

Basic Current Mirrors

Cascode Current Mirrors

Active Current Mirrors

Biasing Techniques

RazaviChap5相关推荐

最新文章

热门文章