前言

做通信的童鞋都应该知道DDS，是一个用来产生载波的一个模块，本文不写关于如何使用这个xilinx IP的内容，因为实在是太太太简单了，就不写这种东西来滥竽充数了。尽管大家都用过DDS，但可以肯定的是几乎很少人会去关注DDS的误差分析。这次我就做一次学术派来分析分析DDS设计过程中存在哪些误差。

误差来源

理想DDS是DDS的理想化数学模型，所谓的理想参数DDS具备三个条件：
（1）没有相位舍入位误差，即相位累加器的N位输出都用于ROM寻址。
（2）没有幅度量化误差，即ROM输出值用于无限长的码来表示
（3） DAC的分辨率无穷大、并且DAC具有理想的数模转换特性。
实际DDS并不满足理想DDS的3个条件，由于DDS的全数字化结构，因而实际DDS存在着固有的误差。其主要误差来源于三个：
（1）相位截断误差：在实际DDS电路中，为了取得一定的频率分辨率，通常相位累加器的位数N取得很大，如N = 24,32,48等，但受体积和成本的限制，ROM的容量却远小于2^N,因此寻址ROM时，累加器输出相位序列的低B位就被舍去，而只用其输出的高M（M = N -B）位去寻址，这样就不可避免地引入误差。
（2）幅度量化误差：ROM中存储着正弦波样点的幅值编码，任何一个幅值要用无限长的比特流才能精确表示，而实际中ROM的输出位D是个有限值，这样就引入了幅度量化误差。
（3） DAC转换误差：DAC的有限分辨率、非线性特性、瞬间毛刺及转换速率等非理想转换特性会影响DDS输出频谱的纯度，产生杂散分量

因为第（3）是外部器件引入的，我们无法控制，这里我们只对前面两个误差来进行分析

误差分析

前面，我们阐述了DDS的误差来源，这里，我们通过matlab程序来进行一下误差分析
在进行误差分析前，我们首先要介绍一个概念
SFDR，英文全称是 Spurious-Free Dynamic range，意为无杂散动态范围。SFDR是指基波强度与最大杂波或谐波的强度之比，所以SFDR值越大则说明系统的噪声水平越低，灵敏度越高。

实际上，我们前面说的两种误差源最终表现就在这个无杂散动态范围上。Matlab有一个专门的函数来测量SFDR，即sfdr，用起来非常方便

第一部分，无误差模型：累加器是20bit，输出的相位也是20bit，且查找表不进行量化相当于查找表的位宽无限大，这样没有任何精度损失

nco_width = 20;
phase_width = 20;
sim_len = 2^nco_width;fs = 25e6;
fc = 2.23e6;nco_freqword = round((2^nco_width)*(fc/fs));nco_acc_reg = 0;
for i = 1 : sim_lennco_acc_reg = nco_acc_reg + nco_freqword;nco_acc_reg = mod(nco_acc_reg,2^nco_width);code_index  = bitshift(nco_acc_reg,-(nco_width - phase_width));cosWave1(i) = cos(code_index*2*pi/(2^phase_width)) + (1e-16)*randn(1);
endsfdr(cosWave1,fs)

第二部分，相位截断误差引起的杂散。累加器是20bit，输出的相位是10bit，且查找表不进行量化相当于查表表的位宽无限大，这样只反映了相位截断误差引起的杂散。

nco_width = 20;
phase_width = 10;
sim_len = 2^nco_width;fs = 25e6;
fc = 2.23e6;nco_freqword = round((2^nco_width)*(fc/fs));nco_acc_reg = 0;
for i = 1 : sim_lennco_acc_reg = nco_acc_reg + nco_freqword;nco_acc_reg = mod(nco_acc_reg,2^nco_width);code_index  = bitshift(nco_acc_reg,-(nco_width - phase_width));cosWave1(i) = cos(code_index*2*pi/(2^phase_width)) + (1e-16)*randn(1);
endsfdr(cosWave1,fs)

第三部分，在实际FPGA实现的过程中，在相位截断的情况下肯定也会存在幅度量化引发的误差。累加器是20bit，输出的相位是10bit，查找表的位宽为7bit。这才是我们正常情况下使用的场景。

nco_width = 20;
phase_width = 12; %相位位数决定了ROM的深度为2^12
sim_len = 2^nco_width;%参数
depth = 2^phase_width;%深度 需2的N次幂
width = 7; %  width = 9 : -128~128
%  width = 8 : -64~64
%  width = 7 : -32~32
%n = 0:depth-1;
cos1 = cos(2*pi*n/depth);
sin1 = sin(2*pi*n/depth);
f_cos = cos1/max(abs(cos1));
f_sin = sin1/max(abs(sin1));q1=round(f_cos.*(2^(width-2))); %注意是width-2
q2=round(f_sin.*(2^(width-2)));
% plot(q1)fs = 25e6;
fc = 2.23e6;nco_freqword = round((2^nco_width)*(fc/fs));nco_acc_reg = 0;
for i = 1 : sim_lennco_acc_reg = nco_acc_reg + nco_freqword;nco_acc_reg = mod(nco_acc_reg,2^nco_width);code_index  = bitshift(nco_acc_reg,-(nco_width - phase_width));cosWave1(i) = q1(code_index + 1);%cosWave1(i) = cos(code_index*2*pi/(2^phase_width)) + (1e-16)*randn(1);
endsfdr(cosWave1,fs)

多次测试后，找到一些规律。

由此可见，phase_width决定了SFDR的最大性能，Data_width增加到一定程度再增加也无法提升SFDR性能。
但如果phase_width在一定的情况下，phase_width的相位宽度增加对于SFDR性能几乎没什么改善。

xilinx IP手册解读

好了，我们再来看下XILINX数据手册，
数据手册上举了两个例子

我们也将条件设置为跟它一样的，仿真结果与其一致

我们也将条件设置为跟它一样的，这个仿真结果也是与其一致

if S dB of spur suppression is required in the output waveform, as referenced to the 0 dB primary tone, the DDS lookup table must support at least [S/6]address bits. For example, if S= 70 dB, which means that the highest spur is 70 dB below the main signal, then the minimum number of address bits for the lookup table is [70/6]=12bits; that is, a 4096-deep table

我们来验证下这句话，显然也是没问题的

以上都是常规DDS的性能。手册叫这种方法为phase truncation DDS

但XILINX ip核提供了两种优化性能的方法

1、 Phase Dithered DDS
在相位位宽和幅度位宽相同的条件下，使用Phase Dithered DDS这种方法能够提升12dB的SFDR.

2、 Taylor Series Corrected DDS,这个方法就更牛逼了，不过却要消耗乘法器资源

The Taylor series corrected architecture in this example uses a table depth N = 4096 and 18-bit precision samples. However, the precision at the output of the feed-forward error processor is 20 bits. For each plot, the output frequency is different and annotated directly on the plot. A similarly configured phase truncation DDS would produce spurs at – 72 dB and a phase dithered DDS at – 84 dB. The peak spurs for the four plots are –118.25, –118.13, –118.10, and –118.17 dB below the output frequency

可见其牛逼之处

资源分析
我们设置这样的性能条件，看看几种方法的资源消耗情况

1、NONE

2、phase dithering

3、talor series corrected

phase dithering 这种方法能够极大的节省RAM资源。而talor series corrected更能省RAM，但会使用DSP资源，实际使用的时候要进行权衡。

又快12点了，搞一篇花2-3个小时，写东西真TM费时间，但原创还是要坚持下去。。。。睡觉

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