FPGA学习之FIFO

FIFO是一种先进先出的电路，使用在需要产生数据接口的部分，用来存储、缓冲在两个一部时钟之间的数据传输。在一部电路中，由于时钟之间周期和相位完全独立，因为数据丢失概率不为零。使用FIFO可以在两个不同时钟域系统之间快速而方便地传输实时数据。在网络接口、图像处理灯方面，FIFO得到广泛的应用。

FIFO的设计难点：产生可靠的FIFO读写指针和生成FIFO“空”、“满”状态标识。

异步FIFO地址最好使用Gray计数器，这是因为，采用二进制数时又可能变化计数一次所有位都会有所变化，而Gray码计数器就只是计数一次数据变化一次。

1、FIFO“空”/“满”状态

由于FIFO“空”/“满”状态都表明读写指针相等，所以必须要准确区分是空还是满。

解决办法是将FIFO地址空间按最高量为划分成4个象限，每当读写地址相等时，通过对最高两位译码以申城正空的空”/“满”标志。

如果写指针比读指针之后一个象限，则表明FIFO接近满。此时置标志位direction为1，并且锁存其值。相应的等式为：

wire dirset_n = ~(( wptr[N]^rptr[N-1]) & ~(wptr[N-1]^rptr[N]));

如果写指针比读指针超前一个象限，则表明FIFO为接近空状态，如图所示。此时置标志direction为0，并且锁存其值。相应的等式为：

wire dirclr_n = ~((~(wptr[n]^rptr[n-1]) & (wptr[n-1] ^ rptr[n])) | ~wrst_n;

2、FIFO模块结构

（1）顶层模块，对所有FIFO模块进行封装

（2）双口RAM模块，用于实现读写操作

（3）异步比较器，用于实现FIFO读写指针比较，并输出状态信号以生成正确的FIFO空满标志

（4）FIFO写指针与满逻辑控制模块，用于生成FIFO写地址指针并且生成FIFO满标志。

（5）FIFO读指针与空逻辑控制模块，用于生成FIFO读地址指针并且生成FIFO空标志。

代码如下:

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