Vivado初次使用教程

一、添加管脚约束

Vivado 使用的约束文件格式为xsc文件，主要是完成管脚的约束，以及组的约束。

点击“Open Elaborated Design”
在弹出的窗口点"OK"
菜单栏中选择"Window->I/O Ports"
在弹出的I/O Ports中可看到管脚的分配情况
给LED和时钟分配管脚、电平标准，完成后点击保存
在弹出的窗口中，文件名自行填写，文件类型默认“XDC”，点击“OK”
打开刚生成的“.XDC”文件，可看到一个TCL脚本文件

PS:下面介绍以下最基本的XDC编写的语法：
普通I/O口只需要约束引脚和电压，管脚约束如下：

set_property PACKAGE_PIN "引脚编号" [get_ports "端口名称"]

电平信号的约束如下：

set_property IOSTANDARD "电平标准" [get_ports "端口名称"]

这里区分大小写。端口名称是数组的话，用{}括起来，端口名称必须与源代码中的名字一致，且端口名字不能和关键字一样。
电平标准中的"LVXMOS33"后面的数字是指FPGA的BANK电压，LED所在BANK电压为3.3v

Vivado默认所有I/O分配正确的电平标准和管教编号

二、添加时序约束

通过向导的方式演示

点击"Run Synthesis"开始综合，在弹出的窗口点击"OK"
综合完成后，在弹出的窗口点击"Cancle"
点击"Constraints Wizard"
在弹出的窗口中选择"Next"
时序约束向导分析出设计中的时钟，这里把"sys_clk"频率设置为50MHz，然后点击"Skip to Finish"结束时序约束向导
点击"Finish"
这时，“.XDC”文件已经更新，点击"Reload"加载文件

三、生成BIT文件

点击"Generate Bitstream",直接生成bit文件
在弹出的窗口中点"OK"
编译中没有任何错误，编译完成。在弹出的对话框中选择

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二、添加时序约束

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