FPGA和CY7C68013A的连接以及控制程序（1）

毕业设计的题目是“基于USB2.0的FPGA和PC之间的通讯”。用的是Altera的FPGA，具体型号暂时不清楚，后续会更新。USB控制器用的是CY7C68013A。开发软件是Quartus II 9.0。连接上是将FPGA和CY7C68013A连接，然后CY7C68013A和PC端连接。我会开一个文件夹写关于这个题目的相关文章。这是第一篇。
总的来说，搭建这个系统，主要分成两个部分：
1. FPGA控制CY7C68013A部分的代码（Verilog/Quartus II 9.0）
2. USB固件程序开发（C/Keil 5.1）

本文主要写FPGA控制CY7C68013A程序中的写数据部分

CY7C68013A内部结构介绍

首先介绍USB控制器，这是整个系统中很重要的一个部分。CY7C68013A是CYPress公司的一款USB控制器，使用广泛，内部结构图如下：

CY7C68013A有三种工作模式，Ports模式，GPIF模式，Slave FIFO模式，介绍固件程序篇再详细介绍。本次搭建的系统使用的是Slave FIFO模式。

FPGA和CY7C68013A的连接

连接部分如图所示：

IFCLK是时钟信号
FLAGA，FLAGB，FLAGC，FLAGD都是FIFO的输出状态（空还是满或者是半满）标志信号，本次设计中暂时设定只是用一个FIFO，代码中也没有指出用的是哪个FIFO和FLAG信号，属于简化了设计
SLOE是仅输入输出使能
SLRD是读数据使能
SLWR是写数据使能
FIFOADR[1:0]是FIFO选择信号，本设计中只用一个FIFO，所以代码中没有这个参数的设置
PKTEND是将FIFO的数据打包并传输到端点的输入端，就是数据输入了一部分后用这个信号将数据打包然后一起传输
FD[15:0]是数据传输信号，本次设计中使用的数据总线只有8位，简化了设计
#####异步写信号
异步写状态机示意图如下：

IDLE：当写数据事件发生时，进入状态1
状态1：激活FIFOADR[1:0]，指向输入FIFO，然后进入状态2
状态2：如果FIFO状态是满，就在状态2等待，如果没有满，就进入状态3
状态3：驱动数据到数据总线，使能SLWR信号，持续一个时钟周期后进入状态4
状态4：如果还有数据需要传输，回到状态2循环，否则结束进入IDLE状态
本次设计中不考虑FIFOADR[1:0]的激活，所以在写数据事件发生时，直接进入状态2，这样可以简化设计，便于早期写代码

Verilog代码

FPGA控制代码用Verilog编写，编译软件是Quartus II 9.0，仿真软件为Quartus自带
代码如下所示：

// a test for USB FIFO write
//last edit:2017.02.27
//  signal explaination
//  CLK(posedge) :   the Clock Signal
//  RRESET(posedge): restart all signal and give them a number
//  FULL(high means not full): to judge whether the FIFO is FULL or not
//  SLOE(high),SLRD(high),SLCS(low):  control signal
//  SLWR: the write permitted signal
//  SLWR_reg(high means not permitted): the reg type of SLWR
//  PKTEND(low means effective): pack data
module JellyBeam(CLK,SLWR,SLCS,DATA,PKTEND,FULL,SLOE,RESET,SLRD);
input CLK,RESET;
input FULL;
output SLCS,SLOE,SLRD,SLWR,PKTEND;
output [7:0]DATA;
reg [7:0]DATA;
reg SLCS,SLOE,SLRD,SLWR,PKTEND;
reg [11:0]cnt;
reg SLWR_reg;//creat cnt and PKTEND
always@(posedge CLK or posedge RESET)
begin if (RESET)begin cnt<=12'b0;PKTEND<=1'b1;    //it's effective when it's lowendelse beginif(SLWR_reg==1'b0 &&FULL==1'b1 && PKTEND==1'b1)begin cnt<=cnt+1'b1;endcase({cnt[11],cnt[10],cnt[9]})              //the high 3-bit are 3 types of size of data pack,applying to 3 types of PKTEND 3'b010: if(cnt[7:0]==8'b00001000)       begin                          PKTEND<=1'b0;cnt[11:0]<=011000000000;endelsePKTEND<=1'b1;3'b100: if(cnt[7:0]==8'b00010000)beginPKTEND<=1'b0;cnt[11:0]<=101000000000;endelse PKTEND<=1'b1;3'b110: if(cnt[7:0]==8'b00011000)begin PKTEND<=1'b0;cnt[11:0]<=111000000000;endelsePKTEND<=1'b1;default: PKTEND<=1'b1;endcaseend
end//maintain the control point
always@(posedge CLK or posedge RESET)
beginif(RESET)begin SLWR_reg<=1'b0;      //slwr should be effective when it's lowSLOE<=1'b1;SLCS<=1'b0;          // beginning of the process,better to be low at the beginningSLRD<=1'b1;endelsebegin SLOE<=1'b1;SLCS<=1'b0;SLRD<=1'b1;if(FULL)beginSLWR_reg<=~SLWR_reg;endelsebeginSLWR_reg<=1'b1;endend
end//write data
always@(posedge CLK or posedge RESET)
beginif(RESET)beginDATA<=8'b00000000;endelsebegin if(SLWR_reg==1'b0 && FULL==1'b1 && PKTEND==1'b1)begin DATA<=cnt[7:0];endend
end//creat SLWR
always@(posedge CLK or posedge RESET)
begin if(RESET)begin SLWR<=1'b1;endelsebeginSLWR<=SLWR_reg;end
endendmodule

代码中各信号已经有了注释，在这里不再花大篇幅解释。
最后仿真结果如下图：

数据中给出的时钟频率为200MHz，FULL信号为随机给入，RESET信号在刚开始给出，后续全程为低电平，从图中可以看出，数据能正确地传输到DATA端口中，然后通过DATA端口输入到CY7C68013A中

总结

本文中只写了写入数据部分，而且只是一个初稿，里面很多地方进行了简化设计，后续会进行更新和改进