verilog赋多位值_verilog赋值

我现在要用且只能用八位的拨片开关对两个四位变量t1l,t1h赋值，且这两个变量t1l,t1h是要输出的，所以我编了一下程序，先通过拨片开关对输入变量d0,d1赋值，然后将d0,d1的值赋给t1l,t1...

我现在要用且只能用八位的拨片开关对两个四位变量t1l,t1h赋值，且这两个变量t1l,t1h是要输出的，所以我编了一下程序，先通过拨片开关对输入变量d0,d1赋值，然后将d0,d1的值赋给t1l,t1h，再将t1l,t1h输出，但总是不对，错误代码：ERROR:Cpld:892 - Cannot place signal t2h<1>. Consider reducing the collapsing input limit or the product term limit to prevent the fitter from creating high input and/or high product term functions.

整个程序太长，这里只是部分我认为和赋值相关的代码：

module wash(clk1k,d0,d1,reset,t1l,t1h,t2l,t2h);

input clk1k,reset;

input d0,d1;

output t1l,t1h,t2l,t2h;

wire forward_wire,back_wire,stop_wire,sound_dc_wire;

wire start;

reg [3:0]t1l,t1h,t2l,t2h;

wire [3:0]d0,d1;

always @(posedge clk1k)

if (reset)

begin

{t1l,t1h,t2l,t2h}<= 16'd0;

end

else

begin

if({d0,d1}!=8'h0)

begin

t1h<=d0;

t1l<=d1;

end

谢谢各位了，我还是个新手，这个问题困扰我好几天了

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