FPGA小技巧 - 缩减运算符

reg[1:0] cnt_baud;
always@(posedge outClk0, negedge SysRst0)beginif(!SysRst0)begincnt_baud <= 2'b0;endelse if(&cnt_baud == 1'd1)begincnt_baud <= 2'd0;endelse begincnt_baud <= cnt_baud + 1'd1;end
end

缩减运算符：&

上面代码出现&cnt_baud==1’d1 ，意思为1‘d1 == cnt_baud[0] & cnt_baud[1]；

再比如：

reg [3:0] B;
reg C;
C = &B;

相当于：

C =( (B[0]&B[1]) & B[2] ) & B[3];

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