三、存储系统（三）主存储器
目录
3.1多模块主存储器
3.1.1单体多字存储器
3.1.2多体并行存储器
3.1.2.1高位交叉编址（顺序方式）
3.1.2.2低位交叉编址（交叉方式）
3.2主存储器与CPU的连接
3.2.1连接原理
3.2.2主存容量的扩展
3.2.3小结
3.1多模块主存储器
多模块存储器是一种空间并行技术，利用多个结构完全相同的存储模块的并行工作来提高存储器的吞吐率。常用的有单体多字存储器和多体低位交叉存储器。
这是一个内存条和下面的内存条插槽，我们将多个内存条并行工作来增加存储器的吞吐率。
存储器读写数据时，除了存取数据本身的时间之外，存取完还需要一段恢复时间。（这非常重要，芯片的工作可不是无缝衔接的）。
存取周期=存取时间＋恢复时间。所以我们并行工作时可以跳过某个内存条的恢复时间去利用下一个内存条存取。
3.1.1单体多字存储器
就是将4个内存条的存储单元看作一个整体的存储单元，整体我们只有一套读写电路、地址寄存器和数据寄存器，我们想要读取某个信息都是一排一排地读取的。
- 如果我们想要的信息是存储在连续一排的空间时：
假设存取周期T=存取时间r+恢复时间3r，这种情况下我们在一个时间T内可以读取①②③④的信息，然后⑤所在的内存条的恢复时间刚过完，我们继续读取即可。而不采用并行设计时需要的时间为4T。
- 如果我们想要的信息是③④⑤⑥这样不在一排的信息时：
我们就需要读两排的信息了，这时还会读入不需要的信息①②
3.1.2多体并行存储器
多体并行存储器的每个模块都有相同的容量和存取速度。各模块都有独立的读写控制电路、地址寄存器和数据寄存器。它们既能并行工作，又能交叉工作。
3.1.2.1高位交叉编址（顺序方式）
高位交叉编址是取地址的高位进行编址的，所以它的特点是连续的地址存完一列再存下一列。即每个模块的地址编址是连续的。
很明显，大多数情况下我们都是要读连续的存取地址的，然而高位交叉编址它们都在一个内存条上，所以存储器的吞吐量没有提升，只是容量扩大了4倍。
所以这种方法并不常用，408中四体交叉编址默认是低位交叉编址。
3.1.2.2低位交叉编址（交叉方式）
很明显我们是排完一行再排下一行，这样在读连续地址时能够有效地避免各个内存条的恢复时间。
上图我们读取5个地址用的时间是5r+3r，即算5个地址耗时必须加上最后一个访问存储模块恢复。读取8个地址用时是8r+3r。
假设采用4体交叉编址存储器，则存储周期为T，存取时间为T/4。
则访问冲突意为：给定的访存地址在相邻的4次访问中出现在同一个存储模块内。
- 若给的访存地址为2进制数看低两位即可。
- 若给的访存地址位十进制数对4取余即可判断在第几个模块中，整除低两位在00，余1在01，余2在10，余3在11。
3.2主存储器与CPU的连接
3.2.1连接原理
- 数据总线的位数与工作频率的乘积正比于数据传输率（主存带宽）。
- 地址总线的位数决定了可寻址的最大内存空间。
- 控制总线（读/写）指出总线周期的类型和本次输入/输出操作完成的时刻。
3.2.2主存容量的扩展
单个存储芯片的容量是有限的，它在字数（存储字长）或字长（机器字长）方面与数据总线和地址总线数有差距，因此需要在字和位两方面进行扩充才能满足实际存储器的容量要求。
注意：除片内寻址之外的高位地址总线用来片选。
3.2.3小结
- 合理选择存储芯片。要组成一个主存系统，选择存储芯片是第一步，主要指存储芯片的类型（ROM或RAM）和数量的选择。通常选用ROM存放系统程序、标准子程序和各类常数，RAM则是为用户编程而设置的。此外，在考虑芯片数量时，要尽量使连线简单、方便。
- 地址线的连接。存储芯片的容量不同，其地址线数也不同，而CPU的地址线数往往比存储芯片的地址线数要多。通常将CPU地址线的低位与存储芯片的地址线相连，以选择芯片中的某一单元（即字选），这部分的译码是由芯片的片内逻辑完成的。而CPU地址线的高位则在扩充存储芯片时使用，用来选择存储芯片（即片选），这部分译码由外接译码器逻辑完成。例如，设CPU地址线为16位，即
~
,1K×4位的存储芯片只有10根地址线，此时可以将CPU的低位地址
~
- 数据线的连接。CPU的数据线数与存储芯片的数据线数不一定相等，在相等时可直接相连；在不等时必须用存储芯片位扩展，使其数据位数与CPU的数据线数相等。
- 读/写命令线的连接。CPU读/写命令线一般可直接与存储芯片的读/写控制端相连，通常
低电平写，高电平读；如果有两条读/写命令线则
都是低电平写或读，此时CPU的读命令线应与存储芯片的允许读控制端相连，而CPU的写命令线则应与存储芯片的允许写控制端相连。
- 片选线的连接。片选线的连接是CPU与存储芯片连接的关键。存储器由许多存储芯片叠加而成，哪一片被选中完全取决于该存储芯片的片选控制端
是否能接收到来自CPU的片选有效信号。片选有效信号与CPU的访存控制信号
（低电平有效）有关，因为只有当CPU要求访存时，才要求选中存储芯片。若CPU访问I/O,则
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