Verilog always敏感电平说明

always@(a)

a信号发生变化是触发

always@（posedge a or negedge a）

a信号双边沿触发

always

不断触发，伪组合逻辑电路

always@（*）

任意输出信号发生变化触发

always@（a or posedge clk）

clk上升沿或a发生变化触发

always@（data[2:0]）

data是8位数据，前三位data[2:0]发生变化触发

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