笔试——2019方正FPGA
1.Qusrtus编译完后的JTAG下载文件是哪种后继?
sof
2.下列哪个能用verilog语言进行描述,而不能用VHDL进行描述?
A、开关级
B、门级
C、RTL级
D、寄存器传输级
答案:开关级
3.verilog中,哪个语句不是分支语句?
A、if-else
B、case
C、casez
D、repeat
正确答案:D
4.verilog中,a=4b’1011,那么 &a=
A、4b’1011
B、4b’1111
C、1b’1
D、1b’0
正确答案:D
5.inout 端口可以定义成下列哪种数据类型?
wire型
6.下列代码可综合的是?
A fork……join
B assign
C if else
D repeat
正确答案:C
7.FPGA全称是
现场可编程逻辑门阵列 Field-programmable Gate Array
8.CPLD全程
复杂可编程逻辑器件 complex Programmable Logic Device
9.verilog中的两种主要数据类型分别是()
reg wire
10.什么是setup time 和hold time?请解释
建立时间setup time:是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间;
保持时间hold time :是指触发器的上升沿到来以后,数据稳定保持不变的时间。
11.FPGA型号 EP2C35F672C8N是哪一家厂家的?该型号各个字段是什么意思?
Altera公司的,EP2C:Cyclone II系列器件;
35逻辑单元数,35表示有35k的逻辑单元;F,表示PCB封装类型,F是FBGA封装;
672:表示引脚数量;C表示工作温度可以在0~85°;
8:速度等级,8大约是400MHZ;N:后缀,表示无铅。
12:阻塞赋值和非阻塞赋值的不同?
阻塞赋值用等号表示,”阻塞“是指在进程语句中(initial和always)中,当前的赋值语句阻断了其后的语句,也就是说后面的语句必须等到当前的赋值语句执行完毕后才能执行。而且阻塞语句可以看成是一步完成的,即等号右边的值同时赋给左边的变量。
非阻塞赋值用小于等于号表示,是指在进程中当前的赋值语句不会阻断后面的语句,非阻塞赋值可以分成两个步骤进行:
(1)计算等号右边的表达式的值,赋值动作只发生在顺序执行到非阻塞赋值那一刻;
(2)本条赋值语句结束时,将等号右边的值赋给等号左边。
13.解释组合逻辑与时序逻辑的不同?
**组合逻辑:**功能上的特点是:任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关,不涉及对信号跳变沿的处理,无存储电路,也没有反馈电路。通常可以通过真值表的形式表达出来。
根据组合逻辑电路的行为,可以得到两种常用的RTL描述方式
(1)always模块的触发事件为电平敏感信号列表;
(2)assign关键字描述的数据流赋值语句。
时序逻辑:功能上:任意时刻的输出不仅取决于该时刻的输入,而且还和原来的状态有关。电路里面有存储元件(各类触发器,在FPGA中只有D触发器用于记忆信息)。
行为上:不管输入如何变化,仅当时钟的沿(上升或下降)到达时,才有可能使得输出发生变化。
14.如何解决亚稳态问题:
(1)增加两级触发器;
(2)通过异步FIFO方式。
15.根据图片构造状态机:
always @(Reset or Light)
beginif(Reset)state <= Ready;elsebegincase(state)Ready:if(Light==1)state <= start;elsestate <= Ready;start:if(Light==1)state <= start;elsestate <= End;End:state <= Ready;default:state <= Ready;endcaseend
end
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