DDR和MIG使用小结
目录
- 1. 什么是DDR?
- 2. 与DDR相关的基本概念
- 3. 每一代DDR的基本区别
- 4. 关键技术
- 4.1 预取技术
- 4.2 刷新
- 4.3 bank技术
- 4.4 DDR的容量计算
- 5. MIG的使用
1. 什么是DDR?
DDR是Double Data Rate的缩写,即“双比特翻转”,它的本质是一种技术,而我们通常所说的DDR通常指DRAM
2. 与DDR相关的基本概念
核心频率:即为内存cell阵列的工作频率,它是内存的真实运行频率
时钟频率:是I/O buffer的传输速率
数据传输速率:指数据传送的频率
带宽:带宽=内存核心频率×内存总线位数×倍增系数,DDR的位宽通常为64bit
举例: DDR3-800的核心频率,时钟频率分别为多少?
答:800M指的数据传输速率为800M,由于DDR3的倍增系数为8,所以它的核心频率为100M,DDR3的时钟频率是存储单元核心的4被,所以他的时钟频率为400MHz
DDR3-800中的800M指的是
3. 每一代DDR的基本区别
从上表可以看出,每一代DDR的革新技术主要包括两个部分,数据传输速率的提高和电压的降低,并且一般来说DDR的更新也伴随这带宽的增加。
从上面这个表中可以看出不同DDR的核心频率,外部时钟和数据率之间的关系,DDR4是1:8:16;DDR3是1:4:8, DDR2是1:2:4, DDR是1:1:2;
4. 关键技术
4.1 预取技术
Prefetch字面意思就是预存取,每一代的DDR预存取大小不同,其实质就是串并转换原理。以DDR3为例,它的Prefetch=8n,相当于DDR的每一个IO都有一个宽度为8的buffer,从IO进来8个数据后,在第8个数据进来后,才把这8个数据一次性的写入DDR内部的存储单元。
4.2 刷新
DDR内部的最小存储单元(1bit)是一个晶体管+一个电容,电容会放电,需要不断的“刷新”(充电)才能保持正常的工作状态,由于电容充放电需要时间,DDR内部的频率受限于此,很难提高,目前技术一般在100~200MHz。
4.3 bank技术
一个Bank中包含若干个Array,Array相当于一个表单,选中“行地址”和“列地址”后,表单中的一个单元格就被选中,这个单元格就是一个bit。Bank中的所有Array的行地址列地址是连在一起的。那么选中“行地址”和“列地址”后,将一起选中所有Array的bit。有多少个array,就有多少个bit被选中。以DDR3为例,Data线宽度是32,prefetch是8,那么Array就有32x8=256.内部一次操作会选中256bit的数据。Bank数量越多,需要的Bank选择线越多,DDR3有8个bank,需要3个BA信号BA0~2。BA,行地址,列地址共同组成了存储单元的访问地址,缺一不可。
4.4 DDR的容量计算
5. MIG的使用
- MIG本质是一个内存控制器,IP核的输出接口和内存相连。
- Memory Device interface speed表示的是外部时钟频率1.2G,所以它的数据传输速率为2.4G,带宽为2.4G×64/8 = 19.2GB
- MIG内部应该是有锁相环的,所以参考时钟200M的目的是通过MIG内的倍频器产生DDR上的外部时钟Vco。
参考链接:
https://blog.csdn.net/AirCity123/article/details/103658204
DDR和MIG使用小结相关推荐
- vfifo控制mig_浅析Xilinx家DDR控制器MIG的使用
FPGA的片上存储资源bram简单好用,时序清晰,要不是总容量往往就几十Mb谁愿意用DDR呀······ 害,言归正传,因为设计需要存储1477x1800x3 双精度浮点复数这样的大号矩阵,所以只能放 ...
- FPGA控制DDR读写(AXI4总线接口)
FPGA控制DDR读写(AXI4总线接口) 范围 本文适用于FPGA控制DDR读写 MIG核 MIG信号注释 DDR型号为 MT41K256M16TW-107 下面是MIG IP核的相关信号 图2.1 ...
- DDR3 控制器 MIG IP 详解完整版 (VIVADOVerilog)
文章目录 前言 一.DDR 控制器 IP 创建流程 1.搜索查找 DDR 控制器 IP. 2.MIG IP 的配置. 二.DDR 控制器 AXI 接口协议简介 1.IP例化模板 2.IP例化接口 (1 ...
- Vivado中IP核的xci, xcix, .dcp文件的区别
早在2017年1月初,我们宣布Xilinx IP目录中的所有IP使用xci和xcix格式的文件,这已经不是什么新鲜事了,其实我们之前一直在说这是我们多年来的主要建议,这其中包括很多重要的原因,xci文 ...
- 基于xilinx vivado 的DDR3 IP核扩展IP FDMA 的使用详解
目录 1 概述 2 参考文档 3 FDMA的BD工程搭建 3.1 DDR IP的设置简介 3.2 FDMA的设置 3.3 FDMA的信号定义 4 上板测试示例 5 附件 1 概述 本文是关于FDMA ...
- Vivado技巧:使用 “独立的” .dcp 文件代替 .xci 文件
作者:Greg Daughtry,Xilinx产品营销总监 早在2017年1月初,我们宣布Xilinx IP目录中的所有IP使用xci和xcix格式的文件,这已经不是什么新鲜事了,其实我们之前一直在说 ...
- AD9361+ ZYNQ软件无线电平台搭建实例 | 基于创龙科技Zynq-7045、Zynq-7100平台
目录 1 硬件平台 1.1 Zynq-7045/Zynq-7100评估板 1.2 AD9361软件无线电模块 2 案例演示 2.1 开发环境 2.2 案例功能 2.3 案例测试 2.3.1 QSPK数 ...
- PCIe接口在FPGA上的实现
引言 PCI Express Base Specification Revision 3.0 PCI Local Bus Specification Revision 3.0 书籍:PCI Expre ...
- DDR3 SDRAM分析
以镁光的MT41K2G4.MT41K1G8.MT41K512M16为例说明 一.地址构成 地址构成如表1所示,主要包括Row address.Bank address.Column address三组 ...
最新文章
- python输出多个随机数_怎么用python输出随机数
- 如何从JavaScript对象中删除项目[重复]
- 实例16:python
- mysql数据库连接不稳定_连接 MySQL 数据库失败频繁的原因探秘
- 基于 Canal 和 Kafka 实现 MySQL 的 Binlog 近实时同步
- ssis组件_用于SSIS的Melissa Data Quality免费组件
- Galera集群server.cnf参数调整--前言
- 神经网络模型结果怎么看,神经网络模型怎么预测
- dos攻击防范 java_php DOS攻击实现代码(附如何防范)
- Linux的FTP安装、使用和配置(FTP客户端管理工具)
- 论文阅读|目标检测之CE-FPN,将通道增强运用到上采样,减少信息丢失,同时添加了通道注意力机制
- 基于梯度的PGD攻击
- Yuuki and a problem
- 机器学习中precision和accuracy区别
- html标签中h4和h5,h5与h4的区别
- 从简易的json中提取数据
- RPG游戏-任务系统
- sio.savemat得到空struct解决方法
- 电子计算机与多媒体教学教案,《电子计算机与多媒体》教学设计模板3篇
- 启英泰伦离线语音+蓝牙+小程序控制方案介绍