vcs使用一分钟速通

首先下好装有eda工具的虚拟机

准备一个简单的全加器代码full_add.v,一个验证代码tb.v(csdn都是，我就不贴了)

1.终端输入命令：vcs -full64 tb.v full_add.v -l readme.log +v2k -debug_all（跑了一个全加器的tb）
出现Error-[ITSFM] Illegal `timescale for module Module "top" has `timescale but previous module(s)/package(s) do not.编译时，要将带有`timescale或者宏定义的文件列在前面

-full64 VCS以64位运行

-l readme.log 用于将编译产生的信息放在log文件内

+v2k是使VCS兼容verilog 2001以前的标准

-debug_all用于产生debug所需的文件

2. ./simv -l run.log开始仿真，终端可以看到tb中需要打印的信息

-l run.log记录终端上产生的信息

3. ./simv -gui命令打开图形化界面DVE，选中所有信号 --> 右键Add to Waves --> New Wave View

点击蓝色向下小箭头就可以看到波形了

4.使用-f 命令

以上已完成VCS基本的使用，下面我们考虑一个更复杂的情形。假设现在顶层模块变得十分复杂，里面包含很多的 .v 文件，我们再像之前那样将所有文件敲在终端上便很麻烦。编译选项-f可以解决这个问题

在工作目录下新建一个tc.f文件，将所用到的verilog源码以及路径写入文件，并保存退出，使用-f tc.f 选项，即可将.f文件里的源码全部编译

vcs -full64 -f tc.f -l readme.log +v2k -debug_all

1) -R 编译后立即运行，即编译完成后立即执行 ./simv

2) -Mupdate 源文件有修改时，只重新编译有改动的.v文件，节约编译时间。

3) -sverilog 打开对Systemverilog的支持，编译Systemverilog文件时使用。

4) -timescale=1ns/1ns 设置仿真精度

5) -o simv_file 编译默认产生的可执行文件为simv，可以使用 -o 更改可执行文件名

5.使用makefile文件编译

当使用到VCS更多其他功能时，编译选项会变得很长，在终端上一个一个敲变得十分不方便，我们便可以使用makefile来帮助我们编译仿真。在工作目录下新建一个makefile文件

.PHONY:com sim clean
OUTPUT = full_adder
VCS = vcs -sverilog +v2k -timescale=1ns/1ns   \                     -debug_all                           \-o ${OUTPUT}                           \-l compile.log                     \
SIM = ./${OUTPUT} -l run.log
com:${VCS} -f verilog_file.f
sim:${SIM}
clean:rm -rf ./csrc *.daidir *.log simv* *.key

在终端输入make sim 相当于

./full_adder -l run.log

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