vcu1525 PCIe-DDR4连接方案

2019年6月29日

21:04

vivado版本：2018.2

使用到的IP 模块：

DMA/Bridge Subsystem for PCI Express

DDR4 SDRAM

AXI Interconnect

可选：

AXI BRAM Controller

Block RAM Generator

新建RTL工程

开发板使用的是Xilinx VCU1525 VU9P

选择Create Block Design

添加PCIe XDMA IP核、DDR4 IP核、AXI Interconnect IP核，选择Run Block Automation，完成PCIe模块的自动配置

根据工程需要配置IP核

首先配置PCIe IP，双击xdma_0，选择pci express x16

如果需要使用用户BAR空间，则勾选PCIe to AXI Lite Master Interface，此处我们配置了一个大小为1M的USER BAR，配置完成后点击OK生成IP

点击Run Connection Automation

这时我们发现相比于vcu118，此处ddr多了AXI_CTRL信号，这会影响到对ddr地址空间的分配，因此我们将其外接，右击该接口，选择Make External，后面我们会对这个接口分配初始化的值。

由于我们要使用user bar空间，所以还需要添加AXI Bram Controller和Block Ram Generator两个IP

添加完成后双击AXI Bram Controller IP，选择AXI Lite

双击Block Ram Generator IP选择True Dual Port RAM

手动连接如下接口

点击Address Editor，配置地址空间，如图

右键选择Validate Design

这时会有这样的报错，原因是DDR4复位需要高电平，而1525提供的外接复位是低电平，因此需要对外接reset取反

添加Utility Vector Logic IP核

重新连接

再次校验，确保没有错误

当提示没有错误和警告时，返回Sources窗口中，右击.bd文件，选择Create HDL Wrapper

生成如下的HDL文件

这时我们需要修改前文提到的向外引出的C0_DDR4_AXI_S_CTRL信号，打开design_1_wrapper.v，即工程顶层文件，屏蔽前三组C0_DDR4_AXI_S_CTRL开头的信号，按如下修改 design_1 design_1_i中的C0_DDR4_AXI_S_CTRL信号，即为C0_DDR4_AXI_S_CTRL附上默认初始值，修改完毕保存。

//--------------------------------------------------------------------------------

//Tool Version: Vivado v.2017.4 (win64) Build 2086221 Fri Dec 15 20:55:39 MST 2017

//Date : Thu Jun 20 21:41:22 2019

//Host : engl-PC running 64-bit Service Pack 1 (build 7601)

//Command : generate_target design_1_wrapper.bd

//Design : design_1_wrapper

//Purpose : IP block netlist

//--------------------------------------------------------------------------------

`timescale 1 ps / 1 ps

module design_1_wrapper(

// C0_DDR4_S_AXI_CTRL_araddr,

// C0_DDR4_S_AXI_CTRL_arready,

// C0_DDR4_S_AXI_CTRL_arvalid,

// C0_DDR4_S_AXI_CTRL_awaddr,

// C0_DDR4_S_AXI_CTRL_awready,

// C0_DDR4_S_AXI_CTRL_awvalid,

// C0_DDR4_S_AXI_CTRL_bready,

// C0_DDR4_S_AXI_CTRL_bresp,

// C0_DDR4_S_AXI_CTRL_bvalid,

// C0_DDR4_S_AXI_CTRL_rdata,

// C0_DDR4_S_AXI_CTRL_rready,

// C0_DDR4_S_AXI_CTRL_rresp,

// C0_DDR4_S_AXI_CTRL_rvalid,

// C0_DDR4_S_AXI_CTRL_wdata,

// C0_DDR4_S_AXI_CTRL_wready,

// C0_DDR4_S_AXI_CTRL_wvalid,

ddr4_sdram_c0_act_n,

ddr4_sdram_c0_adr,

ddr4_sdram_c0_ba,

ddr4_sdram_c0_bg,

ddr4_sdram_c0_ck_c,

ddr4_sdram_c0_ck_t,

ddr4_sdram_c0_cke,

ddr4_sdram_c0_cs_n,

ddr4_sdram_c0_dq,

ddr4_sdram_c0_dqs_c,

ddr4_sdram_c0_dqs_t,

ddr4_sdram_c0_odt,

ddr4_sdram_c0_par,

ddr4_sdram_c0_reset_n,

default_300mhz_clk0_clk_n,

default_300mhz_clk0_clk_p,

pci_express_x16_rxn,

pci_express_x16_rxp,

pci_express_x16_txn,

pci_express_x16_txp,

pcie_perstn,

pcie_refclk_clk_n,

pcie_refclk_clk_p,

resetn);

// input [31:0]C0_DDR4_S_AXI_CTRL_araddr;

// output C0_DDR4_S_AXI_CTRL_arready;

// input C0_DDR4_S_AXI_CTRL_arvalid;

// input [31:0]C0_DDR4_S_AXI_CTRL_awaddr;

// output C0_DDR4_S_AXI_CTRL_awready;

// input C0_DDR4_S_AXI_CTRL_awvalid;

// input C0_DDR4_S_AXI_CTRL_bready;

// output [1:0]C0_DDR4_S_AXI_CTRL_bresp;

// output C0_DDR4_S_AXI_CTRL_bvalid;

// output [31:0]C0_DDR4_S_AXI_CTRL_rdata;

// input C0_DDR4_S_AXI_CTRL_rready;

// output [1:0]C0_DDR4_S_AXI_CTRL_rresp;

// output C0_DDR4_S_AXI_CTRL_rvalid;

// input [31:0]C0_DDR4_S_AXI_CTRL_wdata;

// output C0_DDR4_S_AXI_CTRL_wready;

// input C0_DDR4_S_AXI_CTRL_wvalid;

output ddr4_sdram_c0_act_n;

output [16:0]ddr4_sdram_c0_adr;

output [1:0]ddr4_sdram_c0_ba;

output [1:0]ddr4_sdram_c0_bg;

output ddr4_sdram_c0_ck_c;

output ddr4_sdram_c0_ck_t;

output ddr4_sdram_c0_cke;

output ddr4_sdram_c0_cs_n;

inout [71:0]ddr4_sdram_c0_dq;

inout [17:0]ddr4_sdram_c0_dqs_c;

inout [17:0]ddr4_sdram_c0_dqs_t;

output ddr4_sdram_c0_odt;

output ddr4_sdram_c0_par;

output ddr4_sdram_c0_reset_n;

input default_300mhz_clk0_clk_n;

input default_300mhz_clk0_clk_p;

input [15:0]pci_express_x16_rxn;

input [15:0]pci_express_x16_rxp;

output [15:0]pci_express_x16_txn;

output [15:0]pci_express_x16_txp;

input pcie_perstn;

input pcie_refclk_clk_n;

input pcie_refclk_clk_p;

input resetn;

// wire [31:0]C0_DDR4_S_AXI_CTRL_araddr;

// wire C0_DDR4_S_AXI_CTRL_arready;

// wire C0_DDR4_S_AXI_CTRL_arvalid;

// wire [31:0]C0_DDR4_S_AXI_CTRL_awaddr;

// wire C0_DDR4_S_AXI_CTRL_awready;

// wire C0_DDR4_S_AXI_CTRL_awvalid;

// wire C0_DDR4_S_AXI_CTRL_bready;

// wire [1:0]C0_DDR4_S_AXI_CTRL_bresp;

// wire C0_DDR4_S_AXI_CTRL_bvalid;

// wire [31:0]C0_DDR4_S_AXI_CTRL_rdata;

// wire C0_DDR4_S_AXI_CTRL_rready;

// wire [1:0]C0_DDR4_S_AXI_CTRL_rresp;

// wire C0_DDR4_S_AXI_CTRL_rvalid;

// wire [31:0]C0_DDR4_S_AXI_CTRL_wdata;

// wire C0_DDR4_S_AXI_CTRL_wready;

// wire C0_DDR4_S_AXI_CTRL_wvalid;

wire ddr4_sdram_c0_act_n;

wire [16:0]ddr4_sdram_c0_adr;

wire [1:0]ddr4_sdram_c0_ba;

wire [1:0]ddr4_sdram_c0_bg;

wire ddr4_sdram_c0_ck_c;

wire ddr4_sdram_c0_ck_t;

wire ddr4_sdram_c0_cke;

wire ddr4_sdram_c0_cs_n;

wire [71:0]ddr4_sdram_c0_dq;

wire [17:0]ddr4_sdram_c0_dqs_c;

wire [17:0]ddr4_sdram_c0_dqs_t;

wire ddr4_sdram_c0_odt;

wire ddr4_sdram_c0_par;

wire ddr4_sdram_c0_reset_n;

wire default_300mhz_clk0_clk_n;

wire default_300mhz_clk0_clk_p;

wire [15:0]pci_express_x16_rxn;

wire [15:0]pci_express_x16_rxp;

wire [15:0]pci_express_x16_txn;

wire [15:0]pci_express_x16_txp;

wire pcie_perstn;

wire pcie_refclk_clk_n;

wire pcie_refclk_clk_p;

wire resetn;

design_1 design_1_i

(.C0_DDR4_S_AXI_CTRL_araddr(32'b0),

.C0_DDR4_S_AXI_CTRL_arready(),

.C0_DDR4_S_AXI_CTRL_arvalid(1'b0),

.C0_DDR4_S_AXI_CTRL_awaddr(32'b0),

.C0_DDR4_S_AXI_CTRL_awready(),

.C0_DDR4_S_AXI_CTRL_awvalid(1'b0),

.C0_DDR4_S_AXI_CTRL_bready(1'b0),

.C0_DDR4_S_AXI_CTRL_bresp(),

.C0_DDR4_S_AXI_CTRL_bvalid(),

.C0_DDR4_S_AXI_CTRL_rdata(),

.C0_DDR4_S_AXI_CTRL_rready(1'b1),

.C0_DDR4_S_AXI_CTRL_rresp(),

.C0_DDR4_S_AXI_CTRL_rvalid(),

.C0_DDR4_S_AXI_CTRL_wdata(32'b0),

.C0_DDR4_S_AXI_CTRL_wready(),

.C0_DDR4_S_AXI_CTRL_wvalid(1'b0),

.ddr4_sdram_c0_act_n(ddr4_sdram_c0_act_n),

.ddr4_sdram_c0_adr(ddr4_sdram_c0_adr),

.ddr4_sdram_c0_ba(ddr4_sdram_c0_ba),

.ddr4_sdram_c0_bg(ddr4_sdram_c0_bg),

.ddr4_sdram_c0_ck_c(ddr4_sdram_c0_ck_c),

.ddr4_sdram_c0_ck_t(ddr4_sdram_c0_ck_t),

.ddr4_sdram_c0_cke(ddr4_sdram_c0_cke),

.ddr4_sdram_c0_cs_n(ddr4_sdram_c0_cs_n),

.ddr4_sdram_c0_dq(ddr4_sdram_c0_dq),

.ddr4_sdram_c0_dqs_c(ddr4_sdram_c0_dqs_c),

.ddr4_sdram_c0_dqs_t(ddr4_sdram_c0_dqs_t),

.ddr4_sdram_c0_odt(ddr4_sdram_c0_odt),

.ddr4_sdram_c0_par(ddr4_sdram_c0_par),

.ddr4_sdram_c0_reset_n(ddr4_sdram_c0_reset_n),

.default_300mhz_clk0_clk_n(default_300mhz_clk0_clk_n),

.default_300mhz_clk0_clk_p(default_300mhz_clk0_clk_p),

.pci_express_x16_rxn(pci_express_x16_rxn),

.pci_express_x16_rxp(pci_express_x16_rxp),

.pci_express_x16_txn(pci_express_x16_txn),

.pci_express_x16_txp(pci_express_x16_txp),

.pcie_perstn(pcie_perstn),

.pcie_refclk_clk_n(pcie_refclk_clk_n),

.pcie_refclk_clk_p(pcie_refclk_clk_p),

.resetn(resetn));

endmodule

这时可以进行综合布线了。

在生成比特流时会出现如下报错

可向tcl console中输入脚本，或者右击Generate Bitstream，在tcl.pre中添加我们预先写好的tcl脚本

<<write_bit_pre.tcl>>

脚本内容：

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]

set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

再次运行生成比特流，完成后下入板子，看到MIG校验通过说明成功了

重启PC，测试PCIe、DDR及user bar读写

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