【计算机系统设计】重点 · 学习笔记（0）

2024-05-12 23:58:08

HDL等硬件描述语言，例如Verilog，是并行的，而不像软件一样的顺序执行的，例如很多的always块，initial块，都是并行的，他们会转换为硬件电路，而在仿真的时候，他们也是并发执行地，这一点可以从时序图看出来。
硬件电路是真实的物理器件，是有时间延迟的，因此延迟多久，就显地尤为重要，什么时候完成是十分重要的参数（时序仿真?）。

多问问自己几个问题

功能：要做什么？
设计：如何做？
性能：什么时候做？

尽可能保证模块独立和功能单一

像搭建乐高积木那样完成你的硬件设计

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