VHDL智力竞赛抢答器设计

主要内容：设计一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。且设置计分电路和倒计时电路。

本设计包括课设报告和代码，下面有截图。

报告截图如下：

SCN 模块的VHDL程序：

–任一选手按下键后，锁存器完成锁存，对–
–其余选手的请求不做响应，直到主持人按复位键
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SCN IS
PORT( CP:IN STD_LOGIC;
CLR:IN STD_LOGIC;
Q:OUT STD_LOGIC);
END SCN;
ARCHITECTURE RTL OF SCN IS
BEGIN
PROCESS(CP,CLR)
BEGIN
IF CLR=‘0’ THEN -

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