数电和Verilog-时序逻辑实例四：状态机（三段式描述）

A.20 时序逻辑实例四：状态机（三段式描述）

什么叫做三段式描述的状态机？

三段，可以理解为三个always程序块。

（1）第一个always程序块

采用同步时序逻辑电路描述状态转移。

（2）第二个always程序块

采用组合逻辑电路判断状态转移条件并描述状态转移规律。

（3）第三个always程序块

采用同步时序逻辑将结果寄存后输出。

两者的区别是将原先第二个always程序块中对y和z的组合逻辑输出改为了第三个always块的时序逻辑的寄存输出。

其实就这么简单，不少网络以及相关书籍上把它讲复杂了，甚至还给讲错了。

网络上随便搜索“三段式状态机”，基本给出的第三段always块的例子基本都是基于next_state输出的，很少看到有基于current_state输出的，这就形成了一种思维定势，认为三段式的第三段只能基于next_state描述，其实这是不对的。

应该说不管基于current_state还是next_state，目的都是要将最后输出的结果进行时钟同步后寄存器输出，并不拘泥于实现的形式，比如本节给出的例子中的第三个always块就并不是像书上和网络上那样都基于next_state来描述实现的。

这种错误的地方，除了网上以外，书本上要么没讲，要么提到的地方存在问题，至少我看到的地方有出现这种类似的错误，比如：EDA先锋工作室的《设计与验证Verilog HDL》就出现了这种错误。

下面用二段式改三段式的过程来给大家说明这两种描述方式的区别。

两段式改三段式过程

这是原本的两段式实现的代码：

//文件路径：a.19/src/sell.v
module sell(clk,rst_n,a,b,y,z);parameter S0 = 1'b0;parameter S1 = 1'b1;input clk;input rst_n;input a,b;output reg y,z;reg current_state;reg next_state;always@(posedge clk or negedge rst_n)beginif(!rst_n)current_state <= S0;elsecurrent_state <= next_state;endalways@(current_state or a or b)beginy = 0;z = 0;case(current_state)S0: beginif((a == 1'b0) && (b == 1'b1))beginy = 1;next_state = S0;endelse if((a == 1'b1) && (b == 1'b0))next_state = S1;elsenext_state = S0;endS1: beginif((a == 1'b0) && (b == 1'b0))next_state = S1;else if((a == 1'b0) && (b == 1'b1))beginy = 1;z = 1;next_state = S0;endelse if((a == 1'b1) && (b == 1'b0))beginy = 1;next_state = S0;endelsenext_state = S0;endendcaseendendmodule

下面对其一步步改造。

第一步

将第二个always程序块中的输出y和z部分挪到第三个always块中，注意第三个always块为时序逻辑，采用非阻塞赋值。

module sell(clk,rst_n,a,b,y,z);parameter S0 = 1'b0;parameter S1 = 1'b1;input clk;input rst_n;input a,b;output reg y,z;reg current_state;reg next_state;always@(posedge clk or negedge rst_n)beginif(!rst_n)current_state <= S0;elsecurrent_state <= next_state;endalways@(current_state or a or b)beginy = 0;z = 0;case(current_state)S0: beginif((a == 1'b0) && (b == 1'b1))beginy = 1;next_state = S0;endelse if((a == 1'b1) && (b == 1'b0))next_state = S1;elsenext_state = S0;endS1: beginif((a == 1'b0) && (b == 1'b0))next_state = S1;else if((a == 1'b0) && (b == 1'b1))beginy = 1;z = 1;next_state = S0;endelse if((a == 1'b1) && (b == 1'b0))beginy = 1;next_state = S0;endelsenext_state = S0;endendcaseendalways@(posedge clk or negedge rst_n)beginif(!rst_n)beginy <= 0;z <= 0;endelse begincase(current_state)S0: beginif((a == 1'b0) && (b == 1'b1))beginy <= 1;endelse beginy <= 0;z <= 0;endendS1: beginif((a == 1'b0) && (b == 1'b1))beginy <= 1;z <= 1;endelse if((a == 1'b1) && (b == 1'b0))beginy = 1;z = 0;endelse beginy <= 0;z <= 0;endendendcaseendend    endmodule

第二步

删除第二个always块中的y和z部分。

module sell(clk,rst_n,a,b,y,z);parameter S0 = 1'b0;parameter S1 = 1'b1;input clk;input rst_n;input a,b;output reg y,z;reg current_state;reg next_state;always@(posedge clk or negedge rst_n)beginif(!rst_n)current_state <= S0;elsecurrent_state <= next_state;endalways@(current_state or a or b)begincase(current_state)S0: beginif((a == 1'b0) && (b == 1'b1))beginnext_state = S0;endelse if((a == 1'b1) && (b == 1'b0))next_state = S1;elsenext_state = S0;endS1: beginif((a == 1'b0) && (b == 1'b0))next_state = S1;else if((a == 1'b0) && (b == 1'b1))beginnext_state = S0;endelse if((a == 1'b1) && (b == 1'b0))beginnext_state = S0;endelsenext_state = S0;endendcaseendalways@(posedge clk or negedge rst_n)beginif(!rst_n)beginy <= 0;z <= 0;endelse begincase(current_state)S0: beginif((a == 1'b0) && (b == 1'b1))beginy <= 1;endelse beginy <= 0;z <= 0;endendS1: beginif((a == 1'b0) && (b == 1'b1))beginy <= 1;z <= 1;endelse if((a == 1'b1) && (b == 1'b0))beginy = 1;z = 0;endelse beginy <= 0;z <= 0;endendendcaseendend    endmodule

第三步

化简合并第二个always块中的逻辑即可得到最终的三段式状态机描述代码。

//文件路径：a.20/src/sell.v
module sell(clk,rst_n,a,b,y,z);parameter S0 = 1'b0;parameter S1 = 1'b1;input clk;input rst_n;input a,b;output reg y,z;reg current_state;reg next_state;always@(posedge clk or negedge rst_n)beginif(!rst_n)current_state <= S0;elsecurrent_state <= next_state;endalways@(current_state or a or b)begincase(current_state)S0: beginif((a == 1'b1) && (b == 1'b0))next_state = S1;elsenext_state = S0;endS1: beginif((a == 1'b0) && (b == 1'b0))next_state = S1;elsenext_state = S0;endendcaseendalways@(posedge clk or negedge rst_n)beginif(!rst_n)beginy <= 0;z <= 0;endelse begincase(current_state)S0: beginif((a == 1'b0) && (b == 1'b1))beginy <= 1;endelse beginy <= 0;z <= 0;endendS1: beginif((a == 1'b0) && (b == 1'b1))beginy <= 1;z <= 1;endelse if((a == 1'b1) && (b == 1'b0))beginy = 1;z = 0;endelse beginy <= 0;z <= 0;endendendcaseendendendmodule

注意这里用二段式改三段式的过程只是为了给大家说明这两种描述方式的区别，并不是让你通过先写两段式，再写三段式的过程来做设计实现。

实际上，你完全可以直接编写实现三段式的Verilog代码，比如就上面的这个代码，我们来好好思考一下内部的转换逻辑就知道该怎么写了。

下面带着大家来走一遍这个思考过程。

测试模块

和之前一样，这里不再列出。

仿真验证

运行本章节对应目录的run.do脚本进行仿真，可以看到波形如下：

首先可以判断结果也是正确的。

对比之前的波形：

可以发现，三段式状态机描述通过将结果y和z寄存器后输出，使得其与时钟进行同步，输出电平以时钟周期为单位进行了整型。

简单说，之前采用组合逻辑输出，因此输出结果是会立刻变化的，而现在采用了与时钟同步的寄存器对结果进行寄存后再输出，因此输出的y和z波形是以时钟周期为电平单位变化的，只有在时钟的跳变沿才会产生变化，即不像组合逻辑那样会立刻产生变化。

这样一来的好处主要是改善了时序条件，便于后期满足电路的时序要求，消除了组合逻辑带来的毛刺。

但是三段式要相对复杂一点，多写了一个always块来将结果寄存器输出的时序逻辑，从而综合后的电路面积可能会（不一定）相对更多一些。

但为了提高设计的稳定性，推荐采用三段式描述进行状态机的设计。

公众号：程序员Marshall