一、新建工程设计半加器

1.新建并命名工程

2.选择芯片型号

3.新建半加器原理图

4.两个input、output，一个AND2元件和一个XOR元件并连线

选中并双击下面区域空白处选择元件

5.保存并编译

6.将该半加器.bdf文件设置成可调用元件

半加器的仿真

1.新建一个.vwf文件

双击空白处

2.添加接口

3.自定义input波形并编译

（出现问题可参考解决仿真报错 Error: (vsim-19) Failed to access library）

二、利用两个半加器设计全加器

1.同理，原理图如下

2.将全加器.bdf文件设置为顶层文件

全加器仿真

仿真结果没有问题

三、硬件测试

1.引脚绑定

LED左为S

LED右为CO

2.下载

运行结果

链接

quartus II 15.0 中解决仿真报错 Error: (vsim-19) Failed to access library 的问题

Verilog中的加法器（半加器，全加器，串行、超前进位加法器）

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