verilog/system verilog语法

1，Verilog有变量类型和线网类型。变量类型比如reg,integer和time。线网类型比如wire，wor，wand等。system verilog使用了Verilog的变量类型：reg,integer等，并且增加了一些其他变量类型，比如byte和int。System Verilog没有对Verilog的线网类型进行任何扩展。数据类型表示线网或者变量的值系统，两态数据类型时0，1。四态数据类型是0，1，x，z，在System Verilog-2005标准中，变量类型可以是两态的也可以是四态的，线网类型只能是四态数据类型。关键字logic定义的对象就是四态数据类型。

2，变量不能被多个源驱动：多个输出端口驱动一个变量，或者对一个变量进行多次持续赋值（assign）或者对一个变量同时使用过程赋值和持续赋值。

always@(a,b)sum = a + b;     //sum的过程赋值
assign sum = sum + 3;//错误！sum已经被赋值了

3，有符号和无符号的修饰符，Verilog-1995，只有一种有符号数据类型，integer关键字声明了固定32位宽的有符号数变量；Verilog-2001标准通过关键字signed可以对任意数据类型任意宽度向量进行有符号操作，缺省为无符号。System Verilog增加了缺省为有符号数的数据类型：byte，shortint，int，longint。使用unsigned可以将这些有符号的数据类型定义为无符号。

//C语言
unsigned int u1;//在类型关键字前面指定unsigned
int unsigned u2;//在类型关键字后面指定unsigned
//Verilog
reg signed[15:0] s;
//System Verilog
int unsigned hh;//只允许在类型关键字后面指定signed或者unsigned。

4，Verilog-1995所有数据类型都是静态的，Verilog-2001在任务和函数中添加了动态变量（也叫自动变量），变量的存储区在需要时由软件工具动态分配，在不需要时释放，通过声明整个任务或者函数是自动的来声明自动变量，自动任务或函数中所有的变量都是自动变量（关键字automatic）System Verilog增加了声明静态和自动变量的能力。（关键字static）在模块级，所有变量都是静态的。静态变量只初始化一次，动态变量每次调用时都初始化，静态变量初始化是不可综合的，动态变量初始化时可综合的。

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