基于FPGA的竞赛抢答器

基于FPGA的竞赛抢答器，使用verilog语言设计实现。

实验要实现的基本功能是主持人按下开始，三个人抢答，主持人可以给选手加分或者减分，分数用数码管来显示。以下是主要功能和指标：（1）设计一个可容纳3组参赛的数字式抢答器，每组设一个按钮，供抢答使用。（2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。（3）设置一个主持人“复位”按钮。（4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出1~2秒的音响。（5）设置一个计分电路，每组开始预置10分，由主持人记分，答对一次1分，答错一次减1分。本次设计内容是通过IES Design Suite14.7和spartan 3E开发板来实现的。

本工程在ISE下创建，可以用在QuartusII或vivado下

下面是工程文件顶层模块截图：

module qiangdaqi_top_1(rst, clk, s0, s1, s2,clr, add, sub,fmq_out,led_out,sel,A,B,C,D,E,F,G,H
);
input

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