【Verilog语法】读文件

在进行FPGA模块的开发过程中，常常需要对数据的处理过程进行行为仿真，以验证FPGA的功能逻辑是否正确，因此需要将FPGA行为仿真的结果与MATLAB或C/C++的处理结果进行对比验证。但需要对比的数据量比较大时，将输入输出结果数据存入文件进行对比是非常常用的方法。

Verilog中读写文件常用到的系统任务主要有以下几个：

1.文件打开、关闭与定位操作：$fopen(file_name)、$fclose(file_name)、$fseek();

2.文件读取：$fscanf和 $readmemh，其中$readmemh的作用是件文件中的数据一次性的读入某个数组中，然后依次从数组中取出1个数据进行处理；而$fscanf的作用是从文件中读出一行的数据。两个系统任务的常见用法如下：

$readmemh

reg  [15:0] data_mem [0:1023] ;//定义一个位宽为16bit，深度为1024的mem
$readmemh("path/data.txt",data_src_mem);

$fscanf

reg [15:0] reg1, reg2, reg3;  //定义三个位宽为16bit的寄存器
cnt = $fscanf(fp, "%d %d %d", reg1, reg2, reg3);//从数据文件中以十进制的方式读出一行中的三个数

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