matlab pn码捕获,直扩系统PN码捕获和跟踪的FPGA实现

摘要：在数字匹配滤波器和超前滞后鉴相环路的理论基础上，采用VHDL编程，在FPGA芯片上实现PN码捕获和跟踪的电路。详细讨论了各电路模块的设计实现方法。完成电路的仿真验证，给出了仿真波形。结果表明电路工作正常可靠，系统扩展方便灵活，满足设计要求。

关键词：FPGA；PN码捕获；PN码跟踪；数字匹配滤波器；超前滞后环路

在接收机端，为了接收到正确的信号，必须使得本地PN码与接收信号PN码严格同步。PN码同步的过程分为两个阶段：捕获和跟踪。典型的捕获方法是匹配滤波器法，而跟踪则常用超前滞后鉴相跟踪环路。随着可编程逻辑器件FPGA的大规模使用，数字电路系统的设计变得更加灵活和方便，并且易于系统维护和更新。本设计采用VHDL编程，用FPGA实现了PN码捕获和跟踪的电路。

1 捕获和跟踪的原理

如图1所示，捕获和跟踪环路主要由数字匹配滤波器模块、PN码发生器模块、码时钟发生器模块和鉴相模块组成。捕获和跟踪主要利用PN码的自相关特性和鉴相特性，如图2所示。其中图2(a)是序列的自相关函数R(τ)，利用此特性，让接收信号依次划过本地PN码，并进行相关运算，当两者同步时，相关值达到相关峰值，大于预先设定的门限，表明此时完成捕获。图2(b)中虚线①是自相关函数向右移Tc／2之后的自相关函数R(τ-Tc／2)，虚线②是自相关函数向左移Tc／2之后的自相关函数R(τ+Tc／2)，而实线是R(τ-Tc／2)减去R(τ+Tc／2)之后的S型鉴相曲线D(τ)。当τ=0时，鉴相结果为0，表明本地PN码与接收信号同步。当τ≠0时，鉴相器输出正或负的极性结果，调整PN码时钟提前或者滞后PN码。其中：Tc是PN码片周期。本文引用地址：http://www.eepw.com.cn/article/190998.htm

1．1 捕获

捕获利用PN码的序列自相关特性，如图2(a)所示。捕获常用数字匹配滤波器法。数字匹配滤波器法虽然电路结构较复杂，消耗资源较多，但捕获过程很快，通常可以在一个PN码周期内完成。用数字匹配滤波器法捕获扩频码时，以静止的本地PN码作为滤波器的抽头，接收到的信号序列依次划过本地PN码，每一个时刻都可以产生一个相关结果。当两个序列相位对齐时，相关结果将有一个相关峰值(扩频序列在零相位时的自相关函数值)输出，相关值大于预先设定的门限时表示捕获成功，此时接收信号与本地PN码粗同步，同步在一个PN码元时长，下一步进入跟踪阶段进行精确同步。

1．2 跟踪

跟踪常用超前滞后跟踪环法，利用PN码的鉴相特性，如图2(b)所示。输入扩频信号分别和超前、滞后1／2个码元周期的PN码进行相关运算，两者相关值之差作为鉴相结果输入至码时钟生成器来调整PN码相位，保持本地PN码与接收信号之间的严格同步。同时扩频信号与本地PN码相关之后解扩输出。若连续几次失步，则重新转入捕获阶段，进行粗同步。

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