50hz 60hz 级联陷波器,心电信号50Hz陷波器的FPGA实现

收稿日期: 2009 - 03 - 23 心电信号 50 Hz 陷波器的 FPGA 实现林　霖 , 张志德 (南方医科大学　生物医学工程学院 , 广东广州 510515) 〔中图分类号〕TH772 +11 　　〔文献标识码〕A 　　〔文章编号〕1002 - 2376 (2009) 07 - 0020 - 03　　〔摘　要〕在心电信号 (ECG) 检测系统中 , 采集到的心电数据具有信号弱、频率低、干扰大的特点 , 特别是 50 Hz 的工频干扰。本文根据 IIR 滤波器的原理 , 设计出用于抑制 50 Hz 工频噪声的陷波器。利用 Matlab 对所设计的陷波器作性能仿真 , 并根据陷波器的参数编写相应的 verilog 程序 , 最后用 Quartus II 对硬件代码进行前仿真 , 仿真结果显示所设计的陷波器对 50 Hz 工频干扰有良好的滤波效果。　　〔关键词〕心电信号 ; 50 Hz 工频干扰 ; IIR 滤波器 ; matlab; verilog 0 　导言人体的心电信号是一种低频率的微弱信号 , 幅度为 5～10 mV , 频率为 0105～250 Hz。整个心动周期信号带宽主要集中在 0～58 ±19 Hz , P 波带宽为0～8 ±3 Hz , QRS 波带宽为 0～55 ±19 Hz , T 波带宽为 0～11 ±2 Hz。由于心电信号直接取自人体 , 所以在心电采集的过程中不可避免会混入各种干扰信号。常见的干扰有工频干扰、电极极化干扰、肌电干扰、基线漂移和信号处理中所用电设备产生的仪器噪声等。其中 50 Hz 工频干扰是由电力系统引起的一种干扰 , 由 50 Hz 及其谐波构成 , 它在频谱上和心电信号重叠 , 严重时可完全淹没 ECG心电信号或使基线漂移剧烈。因此 , 必须对原始心电信号进行滤波处理 , 以抑制 50Hz 工频噪声。本文运用 IIR 滤波器原理设计抑制 50Hz 工频干扰的陷波器 , 用 matlab 作性能验证。最后编写相应的 verilog 程序 , 并用 Quartus II对硬件代码进行前仿真。 1 　基于 IIR滤波器的 50 Hz 陷波器设计本文的陷波器的设计是基于 FPGA 系统的 , FPGA (Field Programmable Gate Array) 即现场可编程门阵列。作为集成电路领域中的一种半定制电路 , FPGA 既能解决定制电路的不足 , 又克服了原有可编程器件门电路数有限的缺点。FPGA 的使用非常灵活 , 对于同一片 FPGA , 通过配置不同的编程数据可以产生不同的功能 , 它代表了电路设计的方向。要去除以上 50 Hz 工频干扰的方法有很多 , 如常用的硬件滤波和软件滤波 , 从算法上有数字滤波、小波变换滤波、数学形态法滤波等等。考虑到本文所设计的系统是用 FPGA 实现的 , 采用在 FP2GA 框架内实现硬件滤波是一个非常好的选择。无限脉冲响应 (IIR) 滤波器具有很高的滤波效率 , 所要求的阶数不仅比 FIR 滤波器低 , 而且可以利用模拟滤波器的设计成果。因此 , 本文我们设计 IIR 滤波器实现 50 Hz 陷波器。用一阶的模拟 Butterworth 低通滤波器作为滤波器原型 , 利用低通到带阻的变换原理 , 得出模拟带阻滤波器为 : HBS ( s) = s2 +ω2 0 s2 + Bs +ω2 0 (111)其中 , 参数 B 为滤波器阻带宽度。由双线性变换可得满足条件的数字带阻滤波器为 : HBS ( z) = HBS ( s)

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