1. synthesis中sdc相关summary

    1. 对于high fanout pin ,如果考虑timing arc的话,会出现许多可忽略的violation,所以一般可以通过set_ideal_network -no_propaget,将其忽略掉
    2. set in/output delay 一般指两个module间存在timing arc,需要考虑startpoint2endpoint间是否满足setup/hold time,所以设置delay 来卡这部分的timing,port list 一般会由designer提供
  2. python
    1. ipo(input process output)
    2. input
      1. open(file,'rwax')
      2. filename.read()
      3. filename.readline()
  3. windows
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      1. win+r ,键入appwiz.cpl,找到对应软件,双击卸载
    2. 激活软件kms
  4. cadence allegro
    1. command窗口可以键入的指令

      1. ix/iy 100
      2. x 100 100 坐标
      3. echo $localenv
      4. 可以将相关的快捷键和文件path ,声明到cadence env文件中,路径随意,一般放在$localenv,如果放在其他路径,手动source即可
      5. Ethernet 以太网,一般有mac 变压器 phy 三部分组成
  5. 三体
    1. stay hungry stay foolish。眼见不一定为实,with hope

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